Проектирование регистра на VHDL

Рассмотрим наш вариант многофункционального регистра с асинхронной установкой в «0».

Описание микроопераций регистра в соответствии с их кодиро- ванием (см. табл. 5.2) очень удобно и наглядно можно выполнить, используя оператор case. Для более компактной записи опера- тора case целесообразно ввести векторную переменную, образо- вав её из сигналов Y 1 и Y 2.

Описание алгоритма функционирования счетчика с использова- нием оператора case приведено в листинге 5.1.

 

Листинг 5.1. Описание регистра с использованием оператора case

ПОДГОТОВКА К ВЫПОЛНЕНИЮ РАБОТЫ

1. Изучить описание лабораторной работы.

2. Спроектировать и изобразить логическую схему заданного варианта многофункционального регистра.

3. Нарисовать условное графическое обозначение много- функционального регистра (см. рис. 5.7).

4. Создать описание регистра на VHDL в соответствии с ус- ловиями варианта.

5. Разработать и изобразить схему исследования спроектиро- ванных регистров с использованием макроэлементов стенда и ос- циллографа. Схема, построенная с использованием макроэлементов

 

стенда, должна обеспечить проверку в статическом режиме (от одиночных импульсов) всех микроопераций регистров, в динами- ческом режиме — только микрооперации логического сдвига.

 

ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ

1. Выполнить ввод и отладку моделированием спроектиро- ванной схемы регистра в редакторе схем системы Xilinx Founda- tion.

2. Создать подсхему (макроэлемент) введенной схемы регист-

ра.

3. Выполнить ввод и отладку описания регистра на VHDL в

том же проекте, где был реализован схемный вариант регистра.

4. Выполнить подготовку и размещение двух вариантов реги- стра на кристалле, подсоединив к входам и выходам макроэлемен- ты стенда в соответствии с разработанной схемой исследования.

5. Измерить с помощью временного моделирования:

• задержки переключения регистра по синхронизирую- щему и установочному входам;

• время предварительной установки сигналов на управ- ляющих входах и входах данных;

• время удержания сигналов на входах данных.

6. Выполнить загрузку проекта в ПЛИС стенда и произвести отладку схем на макете.

7. Продемонстрировать преподавателю работу отлаженных схем на макете и на экране виртуального осциллографа.

8. Измерить задержки переключения загруженных схем реги- стра.

9. Сдать преподавателю оформленный отчет в конце занятия.

 

ОТЧЕТ ПО РАБОТЕ

Отчет должен содержать:

1) исходные данные варианта задания;

2) этапы проектирования схемы многофункционального ре- гистра;

3) принципиальную схему регистра и его УГО;

4) схему исследования многофункционального регистра;

5) описание регистра на VHDL;

6) схему исследования спроектированных регистров с ис- пользованием макроэлементов стенда и осциллографа;

7) результаты экспериментальных измерений динамических параметров.

 

Список литературы

1. Голдсуорт Б. Проектирование цифровых логических уст- ройств. /Пер. с англ.; Под ред. Ю.И.Топчеева. М.: Машинострое- ние, 1985.

2. Янсен Й. Курс цифровой электроники: В 4-х т. Т. 2. Проек- тирование устройств на цифровых ИС. /Пер. с голланд. М.: Мир, 1987.

3. Угрюмов Е.П. Цифровая схемотехника. СПб.: БХВ, 2000.

4. Уэйкерли Дж. Ф. Проектирование цифровых устройств. В

2-х т. Т. 1-2. М.: Постмаркет, 2002.

5. Суворова Е.А., Шейнин Ю.Е. Проектирование цифровых систем на VHDL. СПб.: БХВ-Петербург, 2003.

6. Тарасов И.Е. Разработка цифровых устройств на основе ПЛИС XILINX с применением языка VHDL. М.: Горячая линия- Телеком, 2005.

 

Лабораторная работа 6

СОСТЯЗАНИЯ СИГНАЛОВ В ЦИФРОВЫХ СХЕМАХ

Цель: изучить различные виды состязаний сигналов в комби- национных и последовательностных схемах; овладеть методами анализа состязаний сигналов в цифровых схемах и методами син- теза схем, свободных от состязаний сигналов; получить навыки экспериментального выявления состязаний сигналов в цифровых схемах.

ВВЕДЕНИЕ

Современные методы проектирования и синтеза цифровых схем почти целиком основаны на применении булевой алгебры. Булева алгебра позволяет описать поведение схемы для статических усло- вий. В случае переходных процессов, когда сигналы в схеме изме- няются, использование булевой алгебры может привести к по- строению схем, которые не выполняют требуемые функции. Это может произойти из-за присущих булевой алгебре предположений,

что два взаимно дополняющих сигнала Х и Х никогда не могут иметь одно и то же значение в одно и то же время и что все сигна- лы в схеме, представляющие некоторую переменную, изменяются одновременно. Для любой схемы эти предположения являются идеализацией реальных переходных процессов. Наличие задержек в схемах (задержек переключения элементов, задержек распро- странения сигналов по линиям связи) приводит к нарушению зако- нов булевой алгебры в момент переключения сигналов.

Схема на рис. 6.1(а) представляет собой простой пример тех проблем, которые возникают из-за задержек переключения элемен- тов.

 

Рис. 6.1. Пример состязания сигналов

При изменении сигнала У из 1 в 0 (при Х = Z = 1) на входах эле- мента D 4 возникает короткий период времени, в течение которого оба входных сигнала равны 1 (см. рис. 6.1(б)). На выходе элемента D 4 кратковременно появляется импульс, который может привести к ложному переключению триггера D 5, если последний обладает малым временем срабатывания. Ошибочное поведение вызвано тем, что на входах элемента D 4 почти одновременно изменяются два сигнала. Это явление получило название состязания сигналов или просто состязания.

Необходимо отметить, что наличие состязаний в схеме не озна- чает, что соответствующий переход будет действительно приво- дить к ошибочному переключению выходного сигнала. Появление ложного сигнала будет зависеть от соотношения задержек в цепях схемы.

Состязания обусловлены наличием в схеме двух или более це- пей с разным временем прохождения сигналов, сходящихся на од- ном элементе (рис. 6.2).

Рис. 6.2. Состязание сигналов в схеме

Сигналы, распространяющиеся по этим цепям, поступают на входы узлового элемента не одновременно. Если разброс измене- ний сигналов перекрывает время задержки узлового элемента, то его реакция будет одна, если же разброс лежит в зоне, равной вре- мени задержки, то значение выхода будет другим. В первом случае состязание сигналов вызывает ложное срабатывание элемента, что может привести к общей ошибке функционирования схемы. Во втором случае состязание сигналов не приводит к ошибочному срабатыванию элемента, т.е. состязание не проявляется явно, оно будет потенциальным и, возможно, вызовет нежелательное сраба- тывание элемента при другом сочетании задержек в цепях прохож- дения сигналов.

Иными словами, ошибочная работа схемы может быть обуслов- лена технологическим разбросом задержек переключения элемен- тов. Это обстоятельство затрудняет оценку влияния состязаний сигналов на работоспособность схемы при макетировании. В этом случае имеет место фиксированное, а не возможное сочетание за- держек в цепях прохождения сигналов.

 

Под состязанием сигналов в схеме будем понимать неодно- значное протекание переходного процесса, вызываемое как раз- бросом задержек в цепях прохождения сигналов, так и разбро- сом моментов изменения сигналов на входах схемы.