Мультиплексоры 2-1 с инверсными входами

(M2_1B1 и M2_1B2)

Условные графические обозначения мультиплексоров с инверс- ными входами приведено на рис. П1.12. Данные мультиплексоры отличаются от предыдущего наличием одного или двух инверсных входов, что отражено на их условном графическом обозначении (см. рис. П1.13).

 

Рис. П1.12. Условное графическое обозначение мультиплексоров с инверсными входами

 

Мультиплексор 2-1 с входом разрешения (M2_1E)

Условное графическое обозначение мультиплексора M2_1Е приведено на рис. П1.13.

Вход Е разрешает работу мультиплексора. Когда разрешающий вход E = 1, то мультиплексор M2_1E выбирает один из информа- ционных входов (D 1 или D 0) в зависимости от состояния управ- ляющего входа S 0. При Е = 0 состояние выхода равно 0.

Таблица истинности мультиплексора M2_1Е представлена табл. П1.3.

 

Рис. П1.13. Условное графическое обозначение мультиплексора M2_1Е

 

Таблица П1.3

Таблица истинности мультиплексора M2_1Е

Входы	Выход
E	S 0	D 1	D 0	O
	X	X	X
		X
		X
			X
			X

Мультиплексор 4-1 с входом разрешения (M4_1E)

Условное графическое обозначение мультиплексора M4_1Е приведено на рис. П1.14.

Рис. П1.14. Условное графическое обозначение мультиплексора M4_1Е

 

Вход Е разрешает работу мультиплексора. Когда разрешающий вход E = 1, то мультиплексор M4_1E выбирает один из четырех информационных входов (D 3, D 2, D 1 или D 0) в зависимости от со- стояния управляющих (адресных) входов S 1 и S 0. При Е = 0 со- стояние выхода равно 0.

Таблица истинности мультиплексора M4_1Е представлена табл. П1.4.

 

Таблица П1.4

Таблица истинности мультиплексора M4_1Е

Входы	Выход
E 1	S 1	S 0	D 0	D 1	D 2	D 3	O
	X	X	X	X	X	X
			D 0	X	X	X	D 0
			X	D 1	X	X	D 1
			X	X	D 2	X	D 2
			X	X	X	D 3	D 3

Триггеры

Основные сведения

В библиотеке элементов имеются три типа синхронных тригге- ров с динамическим управлением записью:

D-триггеры, JK-триггеры, Т-триггеры.

 

JK-триггеры и Т-триггеры имеют прямой динамический син- хронизирующий вход С. D-триггеры могут иметь как прямой так и инверсный синхронизирующий динамический вход С. Кроме того, указанные триггеры могут иметь вход разрешения для синхроим- пульсов CE (clock enable).

Каждый из перечисленных типов триггеров может иметь асин- хронный вход предварительной установки триггера или в 0 или в 1.

Также триггеры могут иметь синхронный вход предварительной установки триггера в 0 и/или в 1.

В системе XILINX FOUNDATION приняты следующие обозна- чения установочных входов на условном графическом обозначении триггера:

CLR (Clear), PRE (Preset) — асинхронные входы установки триггера в 0 и 1 соответственно;

R (Reset), S (Set) — синхронные входы установки триггера в 0 и 1

соответственно.

 

Обозначение триггеров

Наличие тех или входов у конкретного библиотечного триггера можно выяснить из его текстового обозначения. Пример соглаше- ния для обозначения триггеров в библиотеке элементов приведен на рис. П1.15.

Рис. П1.15. Обозначение триггеров

 

Краткое описание триггеров

FDCE — D-триггер с входом разрешения синхросигнала и асинхронной установкой в 0

Условное графическое обозначения D-триггера FDCE приведено на рис. П1.16. а его таблица переходов представлена табл. П1.5.

 

 

Рис. П1.16. Условное графическое обозначение D-триггера FDCE

 

Таблица П1.5

Таблица переходов D-триггера FDCE

Входы	Выход
CLR	CE	D	C	Q
	X	X	X
		X	X	Q
			0/1
			0/1

FDRE — D-триггер с входом разрешения синхросигнала и синхронной установкой в 0

Условное графическое обозначения D-триггера FDRE приведено на рис. П1.17, а его таблица переходов представлена табл. П1.6.

 

Рис. П1.17. Условное графическое обозначение D-триггера FDRE

 

Таблица П1.6

Таблица переходов D-триггера FDRE

Входы	Выход
R	CE	D	C	Q
	X	X	0/1
		X	X	Q
			0/1
			0/1

FJKCE — JK-триггер с входом разрешения синхросигнала и асинхронной установкой в 0

Условное графическое обозначения JK-триггера FJKCE приведено на рис. П1.18, а его таблица переходов представлена табл. П1.7.

Рис. П1.18. Условное графическое обозначение JK-триггера FJKCE

 

Таблица П1.7

Таблица переходов D-триггера FJKCE

Входы	Выход
CLR	CE	J	K	C	Q
	X	X	X	X
		X	X	X	Q
				X	Q
				0/1
				0/1
				0/1	Q

Приложение 2

ПОСТРОЕНИЕ ВРЕМЕННЫХ ДИАГРАММ РАБОТЫ ЦИФРОВЫХ СХЕМ

Построение временных диаграмм широко применяется при про- ектировании узлов и устройств ЭВМ. Это объясняется, прежде все- го, большими возможностями, которые предоставляет временная диаграмма для анализа различного рода цифровых структур.

Процесс отображения последовательности переключения эле- ментов цифровой схемы на временную ось будем называть по- строением временной диаграммы.

Исходными данными для построения временной диаграммы яв- ляются:

логическая структура схемы, описание (модель) элементов схемы, начальное состояние схемы,

временная диаграмма входных воздействий.

Логическую структуру цифровой схемы обычно задают с помо- щью графического изображения, на котором показывают элементы и связи между ними. Перед построением временной диаграммы необходимо обозначить все входящие в схему элементы и все входные контакты.

Основу описания элемента составляет логическая функция, ко- торую он реализует. Это математическая модель реального логиче- ского элемента, использующая аппарат булевой алгебры. Эту мо- дель необходимо дополнить динамическими параметрами, взятыми из паспортных данных элемента. Такую модель элемента называют динамической.

При построении временных диаграмм приходится учитывать динамическую помехоустойчивость элемента, т.е. его способность не реагировать на высокочастотные изменения входного состояния. Данное свойство элемента описывается его динамической переда- точной характеристикой (рис. П2.1).

Динамическая помехоустойчивость элемента достаточно точно учитывается с помощью следующего допущения (см. рис. П2.1):

 

Длительность выходного импульса динамической модели элемента не может быть меньше задержки переключения элемента по последнему входному воздействию.

Построение временной диаграммы работы схемы выполняют на листе клетчатой бумаги. Предварительно его следует разметить:

нанести ось времени с выбранной единицей измерения,

слева записать обозначения внешних входов и элементов схемы,

задать временную последовательность сигналов на внешних входах, а напротив обозначения элементов — их начальное состоя- ние.

 

Рис. П2.1. Динамическая передаточная характеристика логического элемента, где: Ä = t 2_- t 1 — интервал между изменениями сигналов на входах элемента, t и —- длительность импульса на выходе элемента

 

При изложении алгоритма подготовленный таким образом лист будем называть временной диаграммой. Он будет заполняться в процессе реализации алгоритма построения временной диаграммы.

Переключение любого сигнала в схеме из одного состояния в другое будем называть событием.

Момент времени, для которого определяется состояние схемы, будем называть текущим. Перед построением временной диаграм- мы это время соответствуют начальному состоянию схемы и равно нулю (t т = 0).

АЛГОРИТМ ПОСТРОЕНИЯ ВРЕМЕННОЙ ДИАГРАММЫ

1. Найти на временной диаграмме как входных, так и выход- ных сигналов элементов схемы ближайшее(-ие) к текущему момен- ту времени запланированное(-ые) событие(-я) (в схеме могут одно- временно изменить свое состояние несколько сигналов).

2. Считать время наступления найденного(ых) события(ий) текущим.

3. Продолжить на временной диаграмме состояние выхода ка- ждого элемента до текущего момента времени.

4. Образовать список текущих событий из элементов (внеш- них входов), чьи выходные состояния изменились в текущий мо- мент времени.

5. Выполнить для каждого элемента из списка текущих собы- тий следующие действия:

a) сформировать список из элементов, присоединенных к выходу рассматриваемого элемента;

b) вычислить для каждого элемента из этого списка значе- ние его выхода. Если вычисленное значение не равно текущему, то отметить на временной диаграмме будущее переключение элемен- та. В противном случае ничего не делать. Время будущего пере- ключения элемента определяется прибавлением соответствующей задержки к текущему моменту времени (t б = t т + t з).

6. Проверить временную диаграмму. Если будущих переклю- чений нет, то построение временной диаграммы закончено. В про- тивном случае перейти к п.1.

Пример

Рассмотрим процесс построения временной диаграммы для триггерной схемы, изображенной на рис. П2.2.

 

 

Рис. П2.2. Логическая схема JK-триггера

 

t

t

з

з

Элементы, используемые в схеме триггера, имеют следующие

задержки: ЛА4 (3ИНЕ) —

01 = 22 нс, 10

= 15 нс; ЛК3 (2-2И-

з

2ИЛИ/2-2И-2ИЛИ-НЕ) — t 01

= t 10

= 15 нс.

з

Положим следующее начальное состояние внешних входов и элементов схемы: J = K = C = 1, D 1 = 0, D 2 = 1, D 3 = 0, D 4 = 1.

Будем считать, что входы J и K не изменяют своего состояния, а вход С переключается из 1 в 0 в момент времени t = 10 нс.

На рис. П2.3 показана временная диаграмма с этими исходными данными. Каждое деление на оси времени равно 5 нс.

 

1. Найдем на временной диаграмме событие, ближайшее к те- кущему моменту времен. Это переключение сигнала на входе С (см. рис. П2.3).

2. Текущее время теперь равно 10 нс (см. рис. П2.3).

3. Продолжим состояние выходов элементов схемы до теку- щего момента времени (см. рис. П2.3).

4. Образуем список текущих переключений. Он будет состо- ять из одного переключения на входе С.

 

Рис. П2.3. Реализация события на входе С

Рис. П2.4. Реализация события на выходе элемента D 3

 

5. Из рис П2.2 следует, что событие С поступает на входы элементов D 1 — D4.

Вычислим значения выходов данных элементов в текущий мо- мент времени: D 1 = 1, D 2 = 1, D 3 = 1, D 4 = 1. Таким образом, эле- менты D 1 и D 3 изменяют свое состояние:

элемент D 1 в момент времени

элемент D 3 в момент времени

t = t т

t = t т

+ t 01

з

з

+ t 10

= 10 + 22 = 32 нс;

= 10 + 15 = 25 нс.

На рис П2.3 эти будущие переключения (события) отмечены пунктиром.

6. Так как на временной диаграмме имеются запланированные в будущем переключения сигналов, то переходим к выполнению п.1 алгоритма.

Очередным переключением на временной диаграмме (см. рис. П2.3) является событие на выходе элемента D 3 в момент вре- мени t = 25 нс. Выполняя последовательно пп. 2-6 алгоритма, вы- ясним, какое влияние окажет данное событие на появление буду- щих переключений. Реализация данных пунктов алгоритма приве- дена на рис. П2.4. Результатом является запланированное событие на выходе элемента D 4 в момент времени t б = 40 нс.

Очередным текущим событием является изменение сигнала на выходе элемента D 1 (рис. П2.5). Его реализация приведет к плани- рованию будущего переключения сигнала на выходе элемента D 3 в момент времени t б = 47 нс (см. рис. П2.5).

 

Рис. П2.5. Реализация события

на выходе элемента D 1

Рис. П2.6. Реализация события

на выходе элемента D 4

 

Следующим текущим событием является изменение сигнала на выходе элемента D 4 (рис. П2.6). Его реализация приведет к по- вторному будущему переключению сигнала на выходе элемента D 3 в момент времени t б = 55 нс (см. рис. П2.6). Это приведет к появлению на выходе элемента D 3 сигнала, длительность кото- рого (55 - 47 = 8 нс) меньше величины задержки элемента (15 нс). В силу динамической помехоустойчивости элемента сигнал такой длительности не может появиться на выходе элемента. Следова- тельно, для отражения реальных свойств элемента необходимо эти будущие события отменить (см. рис. П2.6).

После реализации события на выходе элемента D 4 в будущем отсутствуют какие-либо переключения сигналов (см. рис. П2.6). Поэтому построение временной диаграммы завершено.

 

Приложение 3

КРАТКОЕ РУКОВОДСТВО ПО РАБОТЕ С ЦИФРОВЫМ ОСЦИЛЛОГРАФОМ

После отработки схемы при помощи моделирования переходят к ее экспериментальному исследованию на универсальном лабора- торном стенде сперва в статическом, а затем и в динамическом режиме.

Во втором случае на входы схемы подаются тестовые воздейст- вия, следующие с близкой к реальной частотой повторения, а для наглядного представления хода событий в исследуемой схеме ис- пользуется осциллограф. При визуальном отображении выходных сигналов схемы на экране осциллографа можно проанализировать не только логику функционирования, но и измерить амплитудные и временные характеристики сигналов. В частности, могут быть из- мерены и оценены такие важные динамические параметры, как времена задержек переключения и сдвигов сигналов относительно друг друга и ряд других.

Использование осциллографа дает наибольший эффект при на- блюдении повторяющихся или периодических сигналов. В этом случае на экране осциллографа можно наблюдать неподвижную устойчивую картинку, характеризующую поведение сигнала в те- чение выбранного периода. Поэтому для обеспечения такого удоб- ного режима наблюдения при исследовании схемы в динамическом режиме необходимо перевести ее в режим циклического повторе- ния одной и той же последовательности переходов из одного со- стояния в другое.

 

Таким образом, задача состоит в организации эксперимента пу- тем выделения цикла работы схемы (в виде последовательности переходов из одного состояния в другое) и его наблюдения на эк- ране осциллографа. Следует отметить, что аналогичная задача вы- деления цикла работы схемы решается при построении временной диаграммы схемы. Это дает возможность использовать предвари- тельно полученные временные диаграммы путем их сличения с на- блюдаемыми осциллограммами для проверки правильности логики функционирования исследуемой схемы.