Заглавная страница Избранные статьи Случайная статья Познавательные статьи Новые добавления Обратная связь FAQ Написать работу КАТЕГОРИИ: АрхеологияБиология Генетика География Информатика История Логика Маркетинг Математика Менеджмент Механика Педагогика Религия Социология Технологии Физика Философия Финансы Химия Экология ТОП 10 на сайте Приготовление дезинфицирующих растворов различной концентрацииТехника нижней прямой подачи мяча. Франко-прусская война (причины и последствия) Организация работы процедурного кабинета Смысловое и механическое запоминание, их место и роль в усвоении знаний Коммуникативные барьеры и пути их преодоления Обработка изделий медицинского назначения многократного применения Образцы текста публицистического стиля Четыре типа изменения баланса Задачи с ответами для Всероссийской олимпиады по праву Мы поможем в написании ваших работ! ЗНАЕТЕ ЛИ ВЫ?
Влияние общества на человека
Приготовление дезинфицирующих растворов различной концентрации Практические работы по географии для 6 класса Организация работы процедурного кабинета Изменения в неживой природе осенью Уборка процедурного кабинета Сольфеджио. Все правила по сольфеджио Балочные системы. Определение реакций опор и моментов защемления |
Тема 10. Программируемые логические интегральные схемыСодержание книги
Похожие статьи вашей тематики
Поиск на нашем сайте
В настоящее время программируемые логические интегральные схемы (ПЛИС) принято делить на три больших класса: стандартные или классические ПЛИС (Standart PLD – SPLD), сложные ПЛИС (Complex PLD – CPLD) и программируемые пользователем вентильные матрицы (Field Programmable Gate Array – FPGA). Структуру большинства SPLD модно представить в виде совокупности двух матриц: матрицы И и матрицы ИЛИ (рисунок 10.1). В структуру входят также блоки входных и выходных буферных каскадов.
Рисунок 10.1 – Базовая структура SPLD
Входные буферы, если не выполняют более сложных действий, преобразуют однофазные входные сигналы в парафазные, подаваемые на матрицу И, которая позволяет реализовать любые конъюнкции входных переменных. Выходы матрицы И соединены через промежуточную шину со входами матрицы ИЛИ, которая на выходах реализует дизъюнкции поступающих сигналов. Выходные буферы обеспечивают необходимую нагрузочную способность выходов и зачастую выполняют и более сложные операции. В зависимости от того, какая матрица программируется пользователем, матрица И или матрица ИЛИ, SPLD принято делить на три класса: программируемые логические матрицы (ПЛМ – Programmable Logic Arrays – PLA), программируемые постоянные запоминающие устройства (ППЗУ – Programmable Read Only Memory – PROM) и программируемые матрицы логики (ПМЛ – Programmable Array Logics – PAL). В ПЛМ программируются обе матрицы: матрица И и матрица ИЛИ (рисунок 10.2). В ППЗУ матрица И при изготовлении реализует функцию полного дешифратора, а матрица ИЛИ – программируется пользователем (рисунок 10.3). В структуре ПМЛ наоборот, матрица ИЛИ имеет фиксированную настройку, а программируется только матрица И (рисунок 10.4). Расширение функциональных возможностей ПМЛ достигается за счет введения в матрицу И цепей обратной связи и использования в выходном блоке программируемых макроячеек. Макроячейки могут включать выходной инвертор с тремя состояниями, триггеры различных типов, вентили “исключающее ИЛИ” и др.
Рисунок 10.2 – Структура ПЛМ
Рисунок 10.3 – Структура ППЗУ
Рисунок 10.4 – Структура ПМЛ
Сложными ПЛИС (CPLD) принято называть микросхемы высокой степени интеграции, структура которых представляет собой совокупность нескольких функциональных блоков, подобных ПМЛ (PAL), объединяемых программируемыми межсоединениями (рисунок 10.5)
Рисунок 10.6 – Обобщенная структура CPLD
Типичная программируемая матрица межсоединений (ПМС – Programmable Interconnect Array – PIA) содержит сквозные вертикальные и горизонтальные линии связи и позволяет соединить выход любого функционального блока с любыми входами других блоков, обеспечивая их полную коммутируемость. Все связи идентичны, что дает хорошую предсказуемость задержек сигналов в связях – важное достоинство, облегчающее проектирование и изготовление работоспособных схем высокого быстродействия. В самих линиях число программируемых ключей мало, но многие из ключей могут быть не задействованы, и система коммутации с единой матрицей требует в целом наличия в ней большого числа ключей. Программируемые пользователем вентильные матрицы (FPGA) имют типичную структуру канального базового матричного кристалла. В их внутренней области размещается множество регулярно расположенных идентичных конфигурируемых (настраиваемых) логических блоков (КЛБ – Configurable Logic Blok – CLB), между которыми проходят вертикальные и горизонтальные трассировочные каналы, а на периферии кристалла расположены блоки ввода-вывода (БВВ – Input/Output Blok – IOB). В качестве логических блоков FPGA используются: – транзисторные пары, простые логические вентили И-НЕ, ИЛИ-НЕ и т.п. – логические модули на основе мультиплексоров; – логические модули на основе ППЗУ. Важными характеристиками логических блоков является их “зернистость” и “функциональность”. Первое свойство связано с тем, насколько “мелкими” будут те части, из которых можно собирать нужные схемы путем установления программируемых соединений, второе – с тем, насколько велики логические возможности логического блока. Примером наиболее мелкозернистого может служить блок, содержащий цепочки МОП транзисторов с p- и n-каналами, между которыми имеются трассировочные каналы, в которых могут быть реализованы необходимые межсоединения элементов. Более крупнозернистые блоки содержат функционально законченные узлы с фиксированными внутренними соединениями. Например, блок в виде универсального логического модуля, содержащий три мультиплексора “2→1” и элемент ИЛИ и имеющий 8 входов. Варьируя подачу на входы блока логических переменных и констант, можно реализовать все функции двух и трех переменных, многие функции четырех переменных и некоторые функции большего числа переменных, в совокупности 702 логические функции. Мелкозернистость блока ведет к большей гибкости его использования, возможностям реализовать логические функции разными способами, но усложняет систему межсоединений FPGA в связи с большим числом программируемых точек связи. Линии соединений в FPGA обычно сегментированы, т.е. составлены из проводящих участков, не содержащих ключей, различной длины, соединяемых друг с другом программируемым элементом связи (ключом). Короткие участки затрудняют реализацию длинных связей, длинные – коротких, поэтому в FPGA применяется иерархическая система связей с несколькими типами межсоединений для организации передачи сигналов на разные расстояния. Целью создания системы является обеспечение максимальной коммутируемости логических блоков при минимальном количестве ключей и задержек сигналов, а также их предсказуемость, облегчающая проектирование быстродействующих устройств. Стремление разработчиков объединить достоинства линии СPLD и линии FPGA направлений привело к созданию ПЛИС смешанной (комбинированной) архитектуры. Рост уровня интеграции дал возможность размещать на кристалле схемы, сложность которых соответствует целым цифровым системам. Такие схемы именуются SOC (System On Chip) и содержат, наряду с программируемой логикой, специализированные области с заранее определенными функциями и связями– аппаратные ядра, например ОЗУ, вычислительные процессоры и т.п.
|
||||
Последнее изменение этой страницы: 2016-04-19; просмотров: 593; Нарушение авторского права страницы; Мы поможем в написании вашей работы! infopedia.su Все материалы представленные на сайте исключительно с целью ознакомления читателями и не преследуют коммерческих целей или нарушение авторских прав. Обратная связь - 3.133.148.130 (0.01 с.) |