Общая классификация кристаллов программируемой логики.

Как уже отмечалось ранее, существует тип кристалла, в котором все связи могут быть запрограммированы пользователем. Рассмотрим структуры таких кристаллов. Структура любого кристалла базируется на p-n переходе, но, соответственно возможностям описания цифрового устройства, эти переходы могут группироваться для построения матриц логических элементов (И – ИЛИ), или же для построения матриц простейших таблиц

функционирования. Таким образом, ПЛИС делятся на два различных класса. Конструктивно ПЛИС состоит из внешней части, содержащей буферные и различные адаптирующие элементы, и внутренней части, состоящей из логических блоков, системы межсоединений этих блоков и элементов памяти конфигурации.

Кристалл- программи́руемая логи́ческая интегра́льная схе́ма, используемая для создания цифровых интегральных схем.CPLD – комплексные программируемые логические устройства FPGA –программируемые пользователем вентильные матрицы. Любая логическая схема имеет внутреннюю и внешнюю часть. Схема устройства строится во внутренней части. Во внешней части находятся контактные площадки и все адаптирующие элементы. Любая внутренняя часть для любого типа состоит из логических блоков, определенным образом соединенных между собой. При рассмотрении класса кристалла необходимо рассматривать структуру логического блока, систему межсоединений и строение памяти конфигураций.

CPLD (англ. complex programmable logic device — сложные программируемые логические устройства) содержат относительно крупные программируемые логические блоки — макроячейки, соединённые с внешними выводами и внутренними шинами.

FPGA (англ. field-programmable gate array) содержат блоки умножения-суммирования, которые широко применяются при обработке сигналов (DSP), а также логические элементы (как правило, на базе таблиц перекодировки — таблиц истинности) и их блоки коммутации. FPGA обычно используются для обработки сигналов, имеют больше логических элементов и более гибкую архитектуру, чем CPLD.

Принцип построения ПЛМ и ПМЛ.

Выполнение логических операций микроконтроллером или программируемой логической матрицей (ПЛМ) позволяет унифицировать логическую часть автоматических устройств любой сложности. Такая микросхема содержит инверторы, элементы И и ИЛИ, соединенные друг с другом определенным образом, в том числе и с помощью легкоплавких перемычек (проводников) внутри самой микросхемы. Путем электрической настройки (иначе программирования) ненужные связи между элементами удаляются (перемычки пережигаются), а требуемые оставляются.

Недостаток такой архитектуры - слабое использование ресурсов программируемой матрицы "ИЛИ".

 

 

Дальнейшее развитие получили микросхемы, построенные по архитектуре программируемой матричной логики (PAL - Programmable Array Logic) - это ПЛИС, имеющие программируемую матрицу "И" и фиксированную матрицу "ИЛИ". К этому классу относятся большинство современных ПЛИС небольшой степени интеграции.

 

Общая структура CPLD.

Первый класс, CPLD, имеет структуру логического блока, представленную устройством ПМЛ (программируемой матричной логики) с параметрами для кристаллов фирмы Altera 36x80x16. Т.е. блок содержит 36 входов, 80 термов (элементов И) и 16 выходов (элементов ИЛИ).

Матрица ИЛИ для ПМЛ связана, поэтому логический блок состоит из 16 макроячеек, в каждой из которых в элемент ИЛИ возможно подключение 5 термов. Для увеличения количества термов, включаемых в ИЛИ, в структуре блока содержится параллельный логический расширитель, для расширения состава терма служит разделяемый логический расширитель, подключающий инверсный выход 5 терма каждой макроячейки для доступа всем термам своего логического блока. Для сохранения информации предыдущего такта в состав макроячейки входит триггер.

Система межсоединений CPLD представлена программируемой матрицей соединений, позволяющей соединить любую макроячейку с кристалла с другой, в котором из логических блоков она бы ни находилась. Такая структура строится по принципу программируемой логической матрицы (ПЛМ), матрица ИЛИ в которой полнодоступна. Система межсоединений, построенная на основе гибкой логики, позволяет предсказать задержки в схеме.

 

Структура макроячейки CPLD.

Каждая МЯ содержит 1 триггер (для хранения предыдущего состояния функции). Максимальное количество логических блоков для таких структур-16. ПМС соединенный имеет структуры ПЛМ, таким образом каждая МЯ м.б. соединена с другой. Каждому из 36 выходов ПМС могут быть подсоединены как глобальные линии (синхронизация, сброс, установка буфера), так и локальные, идущие от внешних входов и выходов МЯ, представляющие собой промежуточные входы блоков.

 

Принципы построения вентильных матриц (GA). Общая классификация.

Вентиль – простейший базовый логический элемент И-НЕ или ИЛИ-НЕ. Эквивалентный вентиль – то количество переходов, из которых можно составить базовый логический элемент.

Внутренняя часть такого кристалла представляет собой матрицу логических блоков.

ЛБ для простейших схем вентильных матриц – это выделенное пространство переходов на основе которых строится узел схемы.

ЛБ объединяются между собой через линии каналов.

В первых вариантах вентильных матриц пытались внедрить бесканальную

структуру, т.е. соединение логических блоков через свободные переходы на границах

блоков. Однако такая структура не выносит работу на высоких частотах. Каналы

также служат для отвода тепла.

 

29. (28) Структура логических блоков FPGA.

Для FPGA первых двух поколений ЛБ разделились по структуре «зерна»: структура мелкого зерна повторяла структуру вентильной матрицы (ЛБ на основе цепочек логических элементов).

Структура среднего зерна строилась на основе мультиплексоров. Структура среднего зерна базируется на запоминающих устройствах из 16-ти ячеек, которые носят название LUT (Look Up Tables).

Она выглядит так:

Основные недостатки первых 2х поколений это неопределенность задержки на каналах и жесткость конструкции ЛБ