Вимоги до процесора комп'ютера з простою системою команд. Базові принципи побудови процесора комп'ютера з простою системою команд.

Вимоги до процесора комп'ютера з простою системою команд

При розгляді системи команд комп’ютера ми ознайомилися з архітектурою комп’ю­терів із простою системою команд КПСК (RISC). Виходячи з основних принципів реалі­зації цих комп’ютерів, можна виділити наступні вимоги, яких необхідно притримувати­ся при побудові їх процесора:

• Довільна комп’ютерна команда, незалежно від її типу, має виконуватися за один такт (чи однотактовий цикл).

• Пристрій керування та арифметико-логічний пристрій процесора мають орієнту­ватися на виконання мінімальної кількості спрощених команд, що статистично пере­важають у програмах, причому в системі команд відносно небагато операцій та режимів адресації операндів (способів адресації).

• Команди обробки даних мають реалізуватися лише у формі “регістр-регістр”. Обмі­ни з основною пам’яттю виконуються лише за допомогою команд завантаження/запису (архітектура load/'store).

• Дешифрування команд із спрощеними форматами має виконуватися лише апарат­но, аби збільшити швидкодію.

• Необхідно забезпечити високий рівень конвеєризації виконання команд.

• Регістрова пам’ять має включати велику кількість програмно-доступних регістрів.

При цьому необхідно проводити оптимізацію структури процесора, що проектується, з

метою забезпечення найшвидшого виконання обраних команд та передбачити можливість додавання до отриманого списку інших команд, якщо вони не ускладнюють процесора.

Базові принципи побудови процесора комп’ютера з простою системою команд

Для ілюстрації базових принципів побудови процесора комп'ютера з простою сис­темою команд ми використаємо архітектуру комп’ютера, яка була запропонована для навчальних цілей Джоном Хеннессі та Дейвідом Паттерсоном і отримала назву DLX. Ця архітектура узагальнює особливості архітектур наступних сучасних комп’ютерів: AMD 29000, DEC3100, НР850, ІВМ801, Inteli860, MIPS М/120А, MIPS M/1000, M88000, R1SC1, SGI 4D/60, SPARCstation-1, SUN-4/110, SUN-4/260.

Регістровий файл процесора комп’ютера DLX вміщує 32 регістри загального призначен­ня (R0...R31) для зберігання цілих чисел, 32 регістри (F0...31) для зберігання даних з рухо­мою комою. Набір команд цього комп’ютера включає типові арифметичні й логічні операції, операції з фіксованою та рухомою комою, операції пересилання даних, операції керування потоком команд і системні операції. У арифметичних командах використовується триадрес- ний формат, типовий для комп’ютерів з архітектурою КПСК, а для звернення до пам’яті ви­користовуються операції завантаження і запису вмісту регістрів у пам’ять.

Основою проектування структури процесора комп’ютера з простою системою ко­манд є часова діаграма виконання команд з найбільшою складністю, до числа яких на­лежить, зокрема, команда завантаження слова. Розглянемо цикл виконання команди вибірки з основної пам’яті (завантаження) слова LW R5, 16(R26). В комп’ютері DLX ко­мандний цикл поділений на п’ять фаз. Тому для виконання вказаної команди потрібно виконати наступні фази:

■ вибрати зазначену команду з основної пам’яті (перша фаза виконання команди із назвою IF (Instruction Fetch);

■ декодувати команду та вибрати операнди (друга фаза виконання команди із на­звою ID (Instruction Detecting);

* виконати команду, тобто обрахувати виконавчу адресу операнда 16 + [R26] (третя фаза виконання команди із назвою EX (Execution);

■ вибрати операнд із основної пам’яті (четверта фаза виконання команди із назвою МЕМ (Memory);

■ переслати вибраний з основної пам’яті операнд до регістра R5 регістрового файла (п’ята фаза виконання команди із назвою WB (Write Back).

Використані назви фаз дещо узагальнюють притаманну лише команді LW семантику кожної окремої фази. Це коректно, бо нашою метою є наближення до такої послідовнос­ті фаз, яка задовольняє вимогам будь-якої команди із заданої до реалізації множини з метою досягнення найбільшої швидкодії. Інші команди не завжди вимагають реалізації усього переліченого набору фаз, тому що мають меншу часову складність.

На рис. 4.4 наведена часова діаграма виконання п’ятифазової команди завантаження LW. Залежно від структури процесора ця команда може бути виконаною за різний час, який буде складатися з суми проміжків часу, необхідних для виконання кожної фази. Розглянемо під­хід до побудови процесора з тим, щоб задовольнити вимогу, згідно з якою довільна комп’ю­терна команда, незалежно від її типу, має виконуватися за один такт (чи однотактовий цикл), яка ставиться до процесорів комп’ютера з простою системою команд.

 

Представимо алгоритм виконання команди у вигляді потокового графа, кожна з вер­шин якого позначає оператор відповідної фази виконання команди (рис. 4.5а).

 

 

Для того, щоб команда виконувалася за один такт, потрібно апаратно відобразити алгоритм її виконання, тобто поставити у відповідність кожному оператору алгорит­му функціональні вузли процесора, які їх виконують, та з’єднати їх між собою згідно із зв’язками вершин потокового графа алгоритму. Тоді структура процесора комп’ютера з простою системою команд, який виконує названі фази, може бути подана наступним рисунком (рис. 4.5б). Як бачимо, процесор містить п’ять послідовно з’єднаних блоків: вибірки команди з основної пам’яті, декодування операндів та вибірки команди з регі­стрової пам’яті, операційний, вибірки та запису даних до основної пам’яті, запису даних до регістрової пам’яті. Кожен з цих блоків виконує відповідну фазу командного циклу та передає результати до наступного блоку. Результатом послідовної роботи цих блоків є виконання команди

Деталізована структура процесора комп’ютера БЬХ, яка побудована на основі опи­саного вище підходу, представлена на рис. 4.6.

 

Рис. 4.6. Структура процесора комп'ютера з простак} системою койанд

 

На цій схемі лініями відділені блоки процесора, показані на рис. 4.56, які виконують відповідну фазу командного циклу потокового графа алгоритму виконання команди. Перший оператор IF виконується на наступних елементах: програмному лічильнику PC (Program Counter), суматорі Adder та двох регістрах NPC і IR. Вміст програмного лі­чильника PC визначає адресу команди в основній пам’яті. Комбінаційний суматор Adder обраховує адресу наступної за чергою виконання команди. При цьому враховано, що впорядкована послідовність команд (програма) складається з чотирибайтових команд (усі команди мають формати довжиною 32 біти), які розміщено в основній пам’яті за послідовними адресами 0,4, 8, С і т. д. Через це константа зсуву адреси (пересування по­кажчика на наступну за чергою команду) дорівнює +4. Визначене за допомогою сумато­ра значення адреси вибирання наступної команди зберігається у регістрі NPC (next PC). Зчитаний з основної пам’яті код поточної команди записується до регістра команди IR.

Поля щойно вибраної команди містять адреси програмно-доступних регістрів регі­стрової файла процесора. Вміст зазначених полів формату команди в рамках операто­ра ID надсилається на адресні входи регістрової пам’яті Regs, а відповідні надісланим адресам коди операндів завантажуються до внутрішніх, програмно-недосяжних, тобто службових, регістрів А і В.

Існує ще один тип операнда з назвою “безпосередній” (Imm). Його задають прямо у форматі команди. Як правило, довжина безпосереднього операнда не перевищує поло­вини довжини формату команди. В комп’ютері DLX безпосередній операнд має довжину 32/2 = 16 бітів. У той самий час бажано зафіксувати довжину формату даних такою, що дорівнює довжині формату команди, адже різноманіть довжин форматів суттєво при­гальмовує комп’ютер. Якщо усі формати даних, як і формати команд, матимуть довжи­ну 32 біти, тоді безпосередньому операнду не вистачатиме ще 16 бітів, аби бути стандарт­ним за довжиною. Тому тут використаний комбінаційний вузол Sign Extend, який виконує знакове розширення 16-бітового безпосереднього операнда до 32-х бітів. Результат зна­кового розширення тимчасово зберігають у службовому регістрі Іmn

В цілому можна нарахувати чотири можливі операнди на вході арифметико логіч­ного пристрою ALU процесора: з регістрів А, В, Ішш та вміст регістра адреси наступної для виконання команди NPC, над якими виконується функціональний оператор ЕХ. На­перед зазначимо, що операнд-адреса NPC опрацьовується в ALU при виконанні команд умовного переходу, коли на додаток до наступної потрібна ще одна адреса, що утворе­на додаванням до вмісту NPC деякої константи переходу. Вибирання двох операндів на вхід ALU із чотирьох можливих виконується за допомогою мультиплексорів операндів mux, розташованих на його входах.

Результат операції з ALU тимчасово запам’ятовується у проміжному службовому регістрі ALUout. Якщо результатом операції є число, тоді воно заноситься до комірки регістрового файла. Якщо результатом операції є адреса, тоді ця адреса надсилається до (верхнього на рисунку) мультиплексора вибору адреси mux. За допомогою зазначеного мультиплексора вибирають адресу переходу (чергова чи перехід), яка і надсилається до програмного лічильника PC, аби коректно продовжити виконання програми.

Керування мультиплексором вибору адреси наступної команди покладено на вузол Zero?, де вміст службового регістра А порівнюється із нулем (дорівнює нулю, більше нуля, менше нуля і т. д., залежно від виду виконуваної у поточний час операції умовного переходу). Результат порівняння є бінарним логічним значенням (так або ні). Саме цей бі­нарний результат керує роботою мультиплексора вибирання адреси наступної команди.

При виконанні фази МЕМ результат-адреса з виходу ALU надсилається до основної пам’яті як отримана адреса комірки цієї пам’яті (для команд збереження/завантаження)

Результатом на виході правого на рисунку мультиплексора може бути або вміст основної пам’яті (при виконанні команди завантаження LW слова з основної пам’яті до регістра регістрового файла), або результат виконання арифметичної, зсувної, логічної чи іншої операції в ALU (наприклад, при виконанні команд ADD, SUB і т. д.). Такий ре­зультат в рамках виконання фази WB засобами мікропрограмування зберігають в регі­стрі регістрового файла. Отже, зазначений мультиплексор, керований регістром поточ­ної команди, комутує на вхід регістрового файла потрібну інформацію

Таким чином, апаратно відобразивши потоковий граф алгоритму виконання коман­ди, вдалося забезпечити вимогу, щоб вона виконувалася за один такт. Як видно з вище приведеного опису роботи процесора, для спрощення пояснення тут були використані проміжні регістри для запису операндів, які можуть бути видалені. Порівняно з про­цесором комп’ютера із складною системою команд виконання команди в приведеній структурі процесора суттєво спростилося. Далі розглянемо це детальніше, але спочатку проведемо аналіз взаємодії процесора з основною пам’яттю.