Триггеры в интегральном исполнении.

 

Обычно триггеры выполняют в виде интегральных микросхем. Такие триггеры состоят из логиче­ских элементов и блок-схема такого симметричного триггера со счетным входом изображена на рис. 14-18

Он состоит из алогических элементов «ИЛИ» (цепь запуска) и «НЕ» (однокаскадные усилители -инверторы), соединенных цепями перекрестной обратной связи.

Симметричный триггер работает следующим образом. Предположим, что на вход первого инвертора HE1 сигнал не подан - «О». В этом случае на его выходе появится сигнал «1». Этот сигнал, пройдя через логический элемент ИЛИ2, поступит на инвертор НЕ1. В результате на выходе инвертора НЕ2 установится напряжение, соответствующее «О». Сигнал «О» поступит на вход элемента ИЛИ1 а далее на вход инвертора HE1. Если учесть предположение, что входные сигналы триггера равны «О» то триггер все время будет находится в устойчивом состоянии. Это состояние изменится только тогда, когда на Bxl будет подан сиг­нал «1». Процесс перехода триггера в новое устойчивое состояние произойдет аналогично описанному выше.

 

 

 

Рис. 14-18 Блок-схема и условное обозначение статического триггера.

 

Рис. 14-19. Схема для установочного запуска триггеров.

Симметричные триггеры, применяемые в ЭВМ, должны отвечать следующим требованиям:

1.Триггер должен сохранять устойчивое состояние в реальных условиях эксплуатации ЭВМ, т.е.
при суммарном воздействии всех дестабилизирующих факторов и помеховых импульсов.

2.При каждом воздействии запускающего импульса триггер должен бесперебойно срабатывать.

3.Триггер должен обладать заданной нагрузочной способностью, т.е. он должен нормально рабо­
тать на нагрузку, включаемую по мере необходимости на выход триггера.В логических схемах ЭВМ, в устройствах памяти, регистрах, счетчиках, преобразователях кода и т.д. применяются цепочки из рядов последовательно - соединенных триггеров. Часто возникает необхо­димость возвратить всe триггеры данного ряда в исходное состояние, т.е. осуществить «сброс» тригге­ров. Это обычно производится при помощи одновременной подачи на входы всех триггеров данногоряда специального сбрасывающего (или установочного) импульса. Для этой цели используется один общий источник импульсов, работающий по схеме, приведенной на рис.3-19.

Резисторы R1, R2,..., Rn включаются для выравнивания токов во всех каналах запуска, диоды VД1,... VДn применяются для разделения цепей установочного запуска.

В случае применения триггеров со счетным входом установочный импульс может подаваться на коды триггеров после дифференцируемых емкостей.

Интегральная технология и использование методов алгебры логики позволили создать большое число различных триггеров на базе логических элементов, различающихся структурой цепей управле­ния и режимами работы. Триггер состоит из цепей управления и запоминающих устройств и имеет один, два (или более) входа и два выхода. Каждый из входов имеет определенное функциональное на­значение, которое отражается в обозначении данного входа (R, S, К, D и т. д.). Цепи управления, в кото­рые поступают входные (информационные) сигналы, преобразуют их в сигналы для запоминания и считывания.

Запоминающие устройства состоят из двух плеч, в каждом из которых одновременно хранятся сколь угодно долго два сигнала, один из которых соответствует логической 1, другой — логическому 0. Выход триггера Q, с которого в исходном состоянии снимается высокий потенциал, обычно называ­ют прямым, другой — инверсным (обозначается ).

Кроме симметричных триггеров в зависимости от выполняемых функций различают еще триггеры с раздельный запуском (RS- триггер), синхронный (RCS- триггер), со счетным запуском (Т-триггер), с элементами задержки или логическими переключающими схемами в цепях управления (D-триггер), универсальные JK -триггеры), на базе которых могут быть реализованы остальные типы триггеров.

По способу записи информации все триггеры подразделяют на асинхронные, в которых информа­ция записывается непосредственно при поступлении входного сигнала, и тактируемые (синхронные), записывающие входную информацию только при поступлении разрешающего тактового импульса.

Названия триггеров составляют из типов входов. Синхронные триггеры бывают со статическими и динамическими входами. Динамическим называют такой вход, действие поданных уровней сигна­лов, на который прекращается после соответствующего переключения триггера. Рассмотрим примеры построения некоторых типов триггеров на базе логических элементов либо «ИЛИ — НЕ», либо «И — НЕ»

.

RC-триггер.

Буквы R и S означают: R - раздельный вход установки в состояние О, S — раздель­ный вход установки в состоянии 1.
Схема асинхронного RS триггера на двух логических элементах и его графическое обозначение в схемах показано нак рисунке 3-20. Триггер имеет два прямых входа R и S и два выхода: прямой Q и инверсный . Перекрестная связь выхода каждого элемента ИЛИ — НЕ со входом другого обеспечи­вает схеме два устойчивых состояния. Предположим, что на входах R и S действуют уровни логическо­го 0, не влияющие на состояние триггера. Примем для определенности, что на прямом выходе триггера Q имеет место уровень логического 0. Этот сигнал совместно с нулевым уровнем на входе S образуют на инверсном выходе триггера уровень логической 1. Уровень логической 1, в свою очередь, фор­мирует совместно с 0,на входе R на прямом выходе Q уровень логического 0. Это устойчивое состоя­ние триггера называют нулевым по уровню на прямом выходе.

Таюлица истинности асинхронного RS триггера (С).

вход	выход	Режим работы
S	R	Q
				хранение
				Запись 1
				Запись 0
		x	x	запрещено

рис. 14-20. Асинхронный RS триггер на двух логических элементах ИЛИ-НЕ, а

и его графические обозначения(б)

Переключают триггер в другое состояние тподачей на один из входов сигнала логической 1, при подаче на вход R уровня 1, а на вход S уровня 0 на инверсном выходе устанавливается сигнал Q=0, который переводит триггер в состояние 1, соответствующее Q = 1. Аналогично происходит переключение триггера и при подаче уровня логической единицы на вход S.

Для RS-триггера существует запретная комбинация входных сигналов. Триггер теряет свойства (его состояние становится неопределенным) при одновременной подаче на входы R и S уровня логиче­ской 1. Если отпирающие импульсы действуют одновременно, то триггер оказывается временно в симметричном состоянии, из которого он может выйти равновероятно в любое из двух устойчивых со­стояний. Таким образом, результат неоднозначный, что недопустимо.

В схеме рис. 14-21 элементы «ИЛИ — НЕ» могут быть заменены элементами «И — НЕ». Свойства триггера при этом сохраняются, но управление им должно производиться уровнями логического 0. Та­кой триггер можно рассматривать как RS-триггер с инверсными входами. Более сложные триггеры D-, Т- и JK-типов выполняют на базе одного или двух RS-триггеров с использованием в цепях управления элементов задержки или логических переключающих схем. Наибольшее распространение получили триггеры с логическими переключающими схемами в цепях управления, поскольку интегральное ис­полнение элементов задержки затруднено.

	c)

вход	выход	Режим работы
S	R	Q
				хранение
				Запись 1
				Запись 0
		x	x	запрещено

Таблица истинности асинхронного RS триггера.

рис. 14 -21 Асинхронный RS триггер на двух логических элементах И-НЕ (a)

и его графическое изображение(б)

RCS-триггер (синхронный)

Если необходимо, чтобы триггер реагировал на изменение входного сигнала только в определён­ный интервал времени, то используют триггерные устройства с синхронизацией (рис.14-22).

Это - триггеры RSC - типа. Они имеют дополнительный синхронизирующий вход С.

Если С = 0, то при любых значениях R и S сигналы на входах RS-триггера логические "1" и со­стояние RS-триггера не меняется.

Если C = 1,S=1,R = 0,to формируется нулевой сигнал на выходе Э1 и RS-триггер устанавлива­ется в "1" (Q= 1, =0).

Если С = 1, S = 0, R = 1, то появляется "0" на выходе Э2 и RS-триггер устанавливается в "0").

Значение входных сигналов S = 1,R=1,C=1 приводит к неопределенному состоянию устройст­ва. Следовательно, такое состояние схемы является запрещенным.

 

 

 

	в)

 

 

С	S	R	Q		Составляющие
			x	x	Запрещено
					Сост. 1
					Сост. 2
					не меняется
					не меняется

Таблица истинности синхронного RS триггера.

 

Рис.14-22 Синхронный RCS-триггер (a), графическое изображение(б) и таблица истинности(в)

D-триггер.

D-триггер построен на логических элементах «И-НЕ» и изображен на рис 14-23.

 

Рис 14-23. Логическая схема D-триггер

D-триггер- это триггер, который повторяет на своем выходе состояние входа. Из рис 3-23 видно, что D-триггер можно образовать из RS-триггеров, если на их входы одновременно подавать инверсные сигналы. Информация в D-триггерах хранится за счет синхронизации и в этой связи D-триггеры имеют информационный вход D и вход синхронизации С. В описываемом триггере сигнал на входе передается на выход только по сигналу синхронизации и этот триггер называется триггером с запоминанием информации (триггер задержки).

Условное графическое обозначение D-триггера показано на рис 14-24.

 

 

Рис 14-24. D-триггер в интегральном исполнении.

Таблица истинности D-триггера.

 

C	D

- логический уровень на этом выходе после подачи импульса синхронизации.

Т-триггер.

Т-триггер состоит из двух синхронных RS-триггеров M и N, которые имеют синхронизирующие входы С и счетный вход Т и логический элемент НЕ (рис 14-25).

 

 

Рис 14-25. Т- триггер с синхронизирующим «С» входом в интегральном исполнении

Если , то на выходных триггера М будут такие же сигналы, а на входе S триггера М появится 1, (на выходе R=0). При подаче сигнала «1» на Т автоматически отключает триггер N от M и в то же время обеспечивает запись в него сигналов наS=1, наR=1. При условии, что Т=0 обеспечивает отключение триггера М и запись сигналов с его выходов проходит в триггер N, который переводится в состояние Q = 0, = 1. И тем самым переходит в состояние, противоположное предыдущему.

JK-триггер.

Это наиболее универсальный триггер, который строится на основе двухступенчатого RS-триггера и двух логических элементов И-НЕ (рис 14-26).

 

Рис 14-26. Схема JK-триггера в интегральном исполнении.

 

При комбинации сигналов если J=1 и к=0, то при Q=0 получают на S(триггер М) единицу. После подачи первого синхронизирующего импульса на С, триггер установится в состояние Q=1.

При комбинации сигналов J=1 и k=0,то при Q=1 на S и R (триггера М) будут равны “0” и при подаче синхронизирующего импульса на С, триггер не будет изменять своего состояния.

Таким же образом по отношению к состоянию Q=0 действует сигнал k=1 при j=0.

При комбинации сигналов J=K=1, то получают S=1 (триггер М) и R=0 (триггер М) при Q=0 и S=0(триггер М) и R=0 (триггер М) при Q=1. Таким образом триггер переключается в противоположное состояние при соответствующем фронте сигнала на С.

Условное графическое изображение JK-триггера показано на рис 14-27.

 

 

 

Рис 14-27. Условное графическое изображение JK-nhbuuthf/

Таблица истинности JK-триггера.

J(t)	K(t)	Q(t+1)	Q(t+1)	Примечание
		Q(t)	Q(t)	RS- режим
				RS- режим
				RS- режим
		Q(t)	Q(t)	Режим Т триггера

 

Таблица получения из JK-триггерa. RS, T, D-триггеров

JK
RS
T
D