Создание описаний отдельных блоков проекта

Для того, чтобы создать файлы описания отдельных блоков проекта предварительно необходимо выполнить следующую последовательность действий:

– запустить САПРQuartus II;

– вызвать меню File (Файл) и в нем выбрать команду Open Project (открыть проект);

– в открывшемся меню в строке «тип файлов» выбрать расширение файла, соответствующее проекту (Quartus II Project File (*.qpf; *.quartus; *.qar)), в строке «папка» указать путь к проекту, а в свободном поле выбрать имя проекта и нажать кнопку «открыть»;

– во втором открывшемся окне выбрать имя нужного файла верхнего уровня проекта и нажать «открыть»;

– в главном окне программы появится выбранный файл верхнего уровня проекта, содержащий блок-схему устройства;

– выделите левой кнопкой мыши на блок-схеме проекта блок, описание которого необходимо ввести и нажмите правую кнопку мыши;

– в появившемся окне выделите курсором строку Create Design File from Selected Block (создать файл проекта для выделенного блока) и нажать левую кнопку мыши;

– появившееся окно предоставляет возможность ввести либо поведенческое описание алгоритма работы блока на языках высокого уровня (AHDL, VHDL или Verilog HDL), либо вариант его схемотехнического представления (Schematic). В зависимости от выбранного типа описания Quartus II создаст файл описания блока с соответствующим расширением. Имя создаваемого файла автоматически задается как имя первоначально выделенного блока. При выборе описания AHDL будет создан файл *.tdf, при VHDL – файл *.vhd, при Verilog HDL – *.v, а при выборе Schematic – *.bdf. Необходимо обратить внимание, что в меню должен быть установлен флаг около надписи Add the new design file to the current project (добавить новый файл к текущему проекту). После выбора типа описания файла, необходимо нажать кнопку «ОК»;

– система Quartus II соответствующей надписью, появляющейся на экране, сообщает об успешном открытии нужного файла и открывает его в своем главном окне. Теперь можно вводить описание блока.

Общие принципы схемотехнического описания поведения блока

Процесс создания схемотехнического описания сводится к составлению в графическом редакторе из имеющихся в библиотеке системы Quartus II стандартных примитивов логической схемы блока. Для этого необходимо выполнить стандартную процедуру, состоящую из следующих действий:

– сформулировать алгоритм работы блока;

– по выполненному описанию формализовать алгоритм работы блока и записать соответствующие функцию алгебры логики (ФАЛ);

– по ФАЛ, с использованием имеющихся примитивов, нарисовать логическую схему устройства и ввести ее в окно программы.

Схемный редактор интегрирован в САПРQuartus II.

При создании схемы могут использоваться:

– простейшие логические элементы, триггеры, выводы и другие примитивы;

– мегафункции, модули созданные фирмой Altera;

– ранее созданные в текстовом или графическом редакторах компоненты.

Общие принципы описания с использованием языков высокого уровня

Языки описания аппаратуры (Hardware Description Languages) являются формальной записью, которая может быть использована на всех этапах разработки цифровых электронных систем. Это возможно потому, что язык легко воспринимается как машиной, так и человеком. Он может использоваться на этапах проектирования, верификаций, синтеза и тестирования аппаратуры, также как и для передачи данных о проекте, его модификации и сопровождения. Языки описания аппаратуры долгое время были прерогативой довольно узкого класса разработчиков специализированных интегральных схем. С появлением такой элементной базы, как программируемые логические интегральные схемы (ПЛИС), резко расширился круг пользователей, заинтересованных в использовании современных способов описания проекта.

Языки описания аппаратуры можно условно разделить на языки высокого и низкого уровня. К первым принято относить VHDL и Verilog HDL, ко вторым - AHDL, Abel HDL и ряд других. Языки высокого уровня позволяют обеспечить определенную мобильность описания при миграции на другую элементную базу, в то время как языки низкого уровня ориентированы на использование архитектурных особенностей ПЛИС конкретных производителей.

Возможности текстового ввода описания поведения блока:

– нумерация линий;

– использование заготовок языковых конструкций;

– отображение ключевых слов выбранными цветами;

– подсказка о необходимости сохранения файла.

Компиляция проекта

Компилятор САПРQuartus II состоит из ряда модулей, выполняющих следующие функции:

– проверка проекта на наличие ошибок;

– логический синтез;

– размещение и разводка проекта в ПЛИС;

– генерация выходных файлов для моделирования проекта;

– анализ временных характеристик;

– программирование.

В начале компиляции проекта из него извлекается информация об иерархических связях между составляющими его файлами и описание проекта проверяется на наличие основных ошибок. Затем создается организационная карта проекта и все файлы преобразуются в единую базу данных, с которой в последствие и будет работать система.

Компиляция может выполняться с учетом заданных требований, к которым относятся:

– обеспечение требуемых временных характеристик проекта;

– увеличение быстродействия;

– оптимизация используемых ресурсов ПЛИС.

Компилятор создает файлы для программирования и конфигурирования ПЛИС фирмы Altera.

Промежуточные и окончательные результаты компиляции в системе Quartus II можно посмотреть в окне Compilation Report (отчет о компиляции).

Программирование и конфигурирование ПЛИС фирмы Altera может быть выполнено как с помощью встроенных средств САПР, так и с использованием стандартных промышленных средств программирования.

Настройка компилятора

Система Quartus IIпозволяет выполнить компиляцию, как всего проекта, так и любой его составляющей части.

При настройке компилятора определяются:

– компилируемая часть проекта (Compilation focus);

– тип компиляции;

– семейство и тип ПЛИС;

– дополнительные параметры компиляции.

При создании нового проекта система Quartus II по умолчанию устанавливает значения всех необходимых параметров. Параметры, заданные по умолчанию, можно переопределить в соответствие с поставленными требованиями. Кроме того, есть возможность выбора различных параметров настройки непосредственно при выполнении компиляции.

Ниже рассматривается методика настройки основных параметров компиляции, включающая:

– просмотр основных параметров компилятора;

– определение семейства и типа ПЛИС;

– определение режима компиляции;

– определение и настройка параметров логического синтеза и разводки;

– определение параметров верификации проекта на этапе компиляции.

Компилятор системы Quartus II имеет модульный характер. В него входят следующие модули (модули, помеченные звездочкой (*) являются опциональными и их наличие зависит от настроек):

– модуль анализа и синтеза проекта (Analysis & Synthesis);

– модуль размещения «сборщик» (Fitter);

– модуль транслятора программатора (Assembler);

– модуль временного анализа (Timing Analyzer);

– помощник проектирования(Design Assistant)*;

– редактор списка соединений (EDA Netlist Writer);

– интерфейс базы данных компилятора (Compiler Database Interface) *.

Полную компиляцию проекта можно запустить, выбрав в меню Processing (обработка) команду Start Compilation (пуск компилятора) или Ctrl+L. При этом будут последовательно запущены все модули компилятора. Нужные модули компилятора также можно запускать по отдельности. Для этого необходимо выбрать пункт Start (пуск) меню Processing (обработка) и затем, выбрать команду для модуля, который необходимо запустить, через подменю Start.

Модули компилятора так же можно запустить, используя меню Processing (обработка) и выбрав в нем команду Compiler Tool (свойства компилятора). На экране появиться окно компилятора.

Нажатие кнопки Start (пуск) приводит к полной компиляции проекта. После выполнения всего цикла полной компиляции, Quartus II сообщает о её завершении и о количестве найденных ошибок и сделанных предупреждений по поводу проекта.

Этапы типичной компиляции в системе Quartus II представлены на рисунке 6.1.

 

Рисунок 6.1 – Этапы типовой компиляции в Quartus II

Запустить отдельный модуль компилятора можно используя кнопки, размещенные под названиями соответствующих модулей (таблица 6.1).

Таблица 6.1 – Компиляция модулей проекта

Модуль компиляции	Назначение
Analysis & Synthesis	Модуль анализа и синтеза проекта проверяет файлы дизайна на ошибки и затем строит базу данных, которая интегрирует все файлы дизайна в иерархию. Также модуль синтезирует и оптимизирует дизайн. В конце этот модуль производит технологическое соответствие Вашей разработки устройству, в котором она должна быть запрограммирована
	Start Analysis & Synthesis	Запуск модуля анализа и синтеза проекта
Analysis & Synthesis Settings	Открыть окно настоек модуля анализа и синтеза
Synthesis Report	Открыть файл отчетности модуля анализа и синтеза
Hierarchy Project Top	Открыть верхний файл иерархии проекта
Fitter	«Сборщик» помещает логику дизайна в микросхему. Перед тем как использовать этот модуль, необходимо выполнить анализ и синтез
	Start Fitter	Запуск модуля «сборщик»
Fitter Settings	Открыть окно настроек модуля «сборщик»
Fitter Report	Открыть файл отчетности модуля «сборщик»
Chip Planner (Floorplan & Chip Editor)	Открыть топологическую структуру проекта, его размещение в ПЛИС
Assembler	Ассемблер завершает обработку проекта, превращая то, что сгенерировал сборщик в образ для программирования устройства в форме одного или нескольких файлов
	Start Assembler	Запуск модуля ассемблера
Device & Pin Options	Открыть окно настройки устройства и выводов

Продолжение таблицы 6.1

	Assembler Report	Открыть файл отчетности модуля ассемблера
Programmer	Открыть окно программатора
Classic Timing Analyzer	Временной анализатор анализирует, отлаживает и утверждает временную производительность всей логики в дизайне. Прежде чем выполнять этот модуль, необходимо выполнить анализ и синтез, а также запустить сборщик. Однако имеется возможность произвести временной анализ на раннем этапе без сборки
	Start Classic Timing Analyzer	Запуск модуля временного анализатора
Classic Timing Analyzer Settings	Открыть окно настроек модуля временного анализатора
Timing Analyzer Report	Открыть файл отчетности модуля временного анализатора
Timing Analyzer Summary	Открывает результирующее окно временного анализатора

 

Список в левой части окна отчета компилятора (Compilation Report) позволяет получить более детальный отчет о выполненной компиляции.