Основные сведения о САПР Quartus II

МЕТОДИЧЕСКИЕ УКАЗАНИЯ

 

к выполнению лабораторных и самостоятельных работ
по дисциплине “СБИС МП и ПЛ”
для студентов направления подготовки
6.050102 – “Компьютерная инженерия”

Обговорено и рекомендовано
на заседании кафедры
информационных и компьютерных систем.
Протокол № 13
от 5 июня 2012 р.

 

 

Чернигов ЧГТУ 2013

 

 

Методичні вказівки для самостійного вивчення і підготовки до лабораторних робіт з дисципліни “СБИС МП i ПЛ”. “Система автоматизованого проектування Quartus II” для студентів напрямку підготовки 0915 “Комп'ютерна інженерія”./ Укл. Вервейко О. І., Заровський Р.В., Красножон О.В. М. - Чернігів: ЧДТУ. – 2013. – 75с. Рос. мовою.

 

Составители: Вервейко Александр Иванович, кандидат технических наук,
доцент

Заровский Руслан Владиславович, кандидат технических наук, доцент

Красножон Алексей Васильевич, ассистент

 

 

Ответственный за выпуск: Казимир Владимир Викторович, заведующий
кафедрой информационных и компьютерных
систем, доктор технических наук, профессор

 

 

Рецензент: Никитенко Евгений Васильевич, кандидат физико-математических
наук, доцент кафедры информационных и компьютерных систем
Черниговского государственного технологического университета

 

 

Содержание

Предисловие. 4

1 Основные сведения о САПР Quartus II 6

1.1 Возможности САПР Quartus II 7

1.2 Особенности САПР Quartus II 8

2 Понятие проекта в САПРQuartus II 10

3 Стратегия проектирования. 12

4 Ввод описания проекта. 14

4.1 Запуск САПР Quartus II 14

4.2 Определение имени проекта и его основных параметров. 14

4.3 Создание блок-схемы проекта. 16

5 Создание описаний отдельных блоков проекта. 25

5.1 Общие принципы схемотехнического описания поведения блока. 25

5.2 Общие принципы описания с использованием языков высокого уровня 26

6 Компиляция проекта. 27

6.1 Настройка компилятора. 27

6.2 Выполнение компиляции проекта. 32

7 Моделирование проекта. 35

7.1 Создание вектора входных воздействий. 35

7.2 Определение параметров моделирования. 41

7.3 Выполнение моделирования проекта. 42

8 Проектирование электронных устройств. 43

8.1 Общие методические рекомендации по выполнению проектирования 43

8.2 Лабораторная работа №1. САПР Quartus II 44

8.3 Лабораторная работа №2. Счетчики. 47

8.4 Лабораторная работа №3. Делители с произвольным постоянным коэффициентом деления. 51

8.5 Лабораторная работа №4. Регистры.. 55

8.6 Лабораторная работа №5. Комбинированные устройства. 59

8.7 Лабораторная работа №6. Запоминающие устройства. 68

9 Список рекомендованной литературы.. 80

 

Предисловие

При разработке специализированных цифровых устройств уже давно используют высокотехнологическую базу – программируемые логические интегральные схемы (ПЛИС) или СБИС ПЛ (programmable logic device – PLD). СБИС ПЛ используются в различных областях для создания специализированных контроллеров, в системах телекоммуникаций, цифровой обработке сигналов и т.д. СБИС ПЛ оказываются вне конкуренции при создании высокопроизводительных специализированных устройств, ориентированных на аппаратную реализацию. Аппаратное решение различного рода задач обеспечивает распараллеливание процесса обработки и увеличение производительности в десятки раз по сравнению с программным решением. А использование СБИС ПЛ обеспечивает такую же гибкость модификации, как у любых программных решений. Развитие элементной базы СБИС ПЛ позволило создавать на кристалле стандартные процессорные ядра и решать практически любые задачи по постарению программно-аппаратных систем на одной микросхеме с использованием единых средств проектирования и отладки.

Разработчик специализированного цифрового устройства, используя средства САПР СБИС ПЛ, в привычной ему форме (схемы, текстовое описание) задает требуемое устройство и получает программирующий файл, который используется для конфигурации ПЛИС. Программирование заключается в задании нужных свойств функциональным преобразователям и установлении необходимых связей между ними. Такой цикл проектирования/изготовления занимает незначительное время и изменения могут вноситься на любой стадии разработки устройства. Внедрение новых средств проектирования на начальном этапе практически не требует материальных затрат благодаря низкой стоимости микросхем и наличию бесплатных полнофункциональных версий САПР.

Фирма Altera производит СБИС ПЛ нескольких принципиально различающихся семейств: MAX3000A, MAX7000, MAX9000, FLEX10K, ACEX1K, APEX20K, Stratix, а также ряд других семейств.

СБИС ПЛ, входящие в эти семейства отличаются:

– степенью интеграции (логической емкостью);

– архитектурой функционального преобразователя;

– организацией внутренней структуры СБИС и структуры матрицы соединений функциональных преобразователей;

– типом используемого программируемого элемента;

– наличием внутренней оперативной памяти;

– наличием специализированных встроенных модулей.

Современная элементная база предполагает использование новых технологий проектирования и современных средств проектирования. Фирма Altera предлагает разработчикам систему автоматизированного проектирования цифровых устройств на базе микросхем программируемой логики Quartus II. Это САПР, поддерживающий работу со всеми новыми семействами СБИС ПЛ, обеспечивает доступ ко всем ресурсам микросхемы и позволяет проводить проектирование программно-аппаратных систем любой сложности.

Возможности САПР Quartus II

Основными возможностями САПР Quartus II являются:

– различные способы ввода поведенческих и структурных описаний устройств;

– интегрированные средства помощи для создания сложных проектов MegaWizard^® & SOPC;

– подсистема синтеза;

– подсистема размещения внутренних ресурсов и разводки СБИС;

– подсистема моделирования;

– подсистема временного анализа и анализа потребляемой энергии;

– подсистема программирования СБИС;

– подсистема оптимизации быстродействия проекта – LogicLock^TM;

– подсистема поддержки интеграции с другими средствами автоматизации проектирования – NativeLink^®;

– система проектирования блоков цифровой обработки сигналов – DSP Builder;

– интегрированные средства разработки программного обеспечения для встраиваемых микроЭВМ;

– поддержка использования IP-модулей;

– встроенные средства отладки СБИС в составе системы SignalTap^® II & SignalProbe^TM;

– поддержка операционных систем Widows, Solaris и Linux;

– поддержка различных схем лицензирования (nodelocked, network).

 

Особенности САПР Quartus II

Средство разработки Quartus II – это следующий шаг в проектировании устройств с высокой степенью интеграции, включая разработку законченных систем на одном программируемом кристалле (System-on-a-programmable-chip (SOPC)).

Quartus II объединяет в себе проектирование, синтез, размещение элементов, трассировку соединений и верификацию, связь с системами проектирования других производителей.

Разработка систем на кристалле требует от разработчиков эффективной командной работы. Изменения в одной части проекта должно иметь минимальное влияние на других членов команды. Программное обеспечение Quartus II – это наиболее комплексная среда для разработки систем на кристалле SOPC, доступная в настоящее время. Новые особенности СПАР Quartus II.

LogicLock – это новая блочная методология проектирования, доступная исключительно в программном обеспечении Quartus II. Quartus II совместно с LogicLock – единственное программное обеспечение для разработки устройств на основе программируемой логики, которое включает в себя блочную методологию проектирования как стандартную функцию. Это помогает увеличить эффективность работы разработчиков, снизить время проектирования и верификации. LogicLock позволяет проектировать и проверять каждый модуль отдельно. Разработчики могут объединять готовые модули в проект верхнего уровня, сохраняя производительность каждого модуля в процессе объединения. LogicLock снижает время разработки и верификации, поскольку каждый модуль оптимизируется только один раз.

NativeLink – позволяет осуществлять связь между средством разработки Quartus II и программным обеспечением других производителей. NativeLink позволяет средствам синтеза сторонних производителей преобразовывать свои примитивы напрямую в примитивы устройств Altera. Прямое преобразование сокращает время компиляции и освобождает от использования дополнительных библиотек трансляций преобразований, которые могут ограничить производительность, достигнутую средствами проектирования сторонних производителей. Процесс разработки NativeLink позволяет разработчикам использовать Quartus II для размещения элементов, а средства проектирования других производителей - для оптимизации стратегий синтеза.

Технология размещения элементов и трассировки соединений PowerFit в программном обеспечении Quartus II использует временные параметры, заданные разработчиком, для оптимального составления схемы и размещения логических элементов. Интеллектуальный алгоритм трассировки по временным параметрам в программном обеспечении Quartus II уделяет первостепенное внимание соединениям, критичным к временным параметрам. Критичные к временным параметрам соединения оптимизируются в первую очередь, для уменьшения задержек и достижения максимальной производительности (f_MAX). Дальнейшее улучшение параметра f_MAX достигается использованием новейшей архитектуры, такой как в семействе устройств Stratix. Эта передовая технология размещения элементов и трассировки соединений помогает пользователям программного обеспечения Quartus II достичь максимальной производительности и обладает самым малым временем компиляции проекта среди подобных средств разработки.

Верификация. Проверка или верификация проекта может оказаться самой продолжительной стадией в процессе разработки высокопроизводительных систем на кристалле. Однако, используя Quartus II, можно сократить время верификации, поскольку это программное обеспечение обладает набором собственных средств верификации, интегрированных с последними средствами верификации сторонних фирм.

Анализ. Altera разработала два метода, для того, чтобы помочь разработчикам проанализировать состояние внутренних точек и входов/выходов устройства. Это отладочное средство SignalProbe и логический анализатор SignalTap. Технологии SignalTap и SignalProbe могут работать совместно со средствами синтеза сторонних производителей и не требуют внесения изменений в исходный HDL файл проекта.

Доступная в последних версиях программного обеспечения Quartus II технология аппаратной отладки SignalProbe позволяет пользователям последовательно соединять внутренние точки устройства со свободными зарезервированными выводами для анализа с помощью осциллографа или логического анализатора.

Для многих разработчиков, которые используют корпуса BGA с большим количеством входов/выходов, верификация системного уровня занимает очень много времени и иногда сильно затруднена. Логический анализатор SignalTap производит верификацию, с помощью интеграции функциональности логического анализатора в программном обеспечении. SignalTap позволяет разработчикам собрать данные с любых внутренних точек и входов/выходов устройства в режиме реального времени при работе системы. Quartus II вставляет в проект мегафункцию, содержащую логический анализатор. Данные собираются и сохраняются в блоках встроенной памяти устройства и направляются в программное обеспечение Quartus II через загрузочный кабель. Разработчики также могут подать внутренние сигналы на выводы устройства для дальнейшего мониторинга. Логический анализатор SignalTap позволяет существенно снизить время верификации, что позволяет в более короткие сроки выпускать новые продукты.

Программное обеспечение Quartus II включает технологию PowerGauge - первое интегрированное средство анализа энергопотребления. Средство анализа PowerGauge использует файлы, созданные в процессе моделирования для того, чтобы связать оценку потребления энергии с заданными параметрами устройства. Используя симулятор Quartus II или симуляторы сторонних производителей, интегрированный анализатор энергопотребления позволяет потребителям Altera установить и оптимизировать потребление энергии на более ранней стадии процесса разработки.

2 Понятие проекта в САПРQuartus II

Под термином «проект» в рамках САПРQuartus II понимается набор файлов, связанных с проектируемым модулем, в котором выделяются две группы файлов:

– логические файлы, описывающие алгоритм работы устройства (Design Files);

– вспомогательные файлы(Ancilary Files). Проект может содержать один логический файл либо несколько логических файлов, образующих иерархическое описание проектируемого модуля.

При иерархическом описании среди множества логических файлов различают:

– файл верхнего уровня в иерархии описаний (Top-level Design File);

– файлы нижних (одного или нескольких) уровней иерархии (Low-level Design files).

В файле верхнего уровня иерархии задается архитектура модуля, определяется набор модулей, входящих в его состав как компоненты, и их взаимосвязь. Описания этих модулей содержатся в логических файлах более низкого уровня иерархии. В их состав, в свою очередь, в виде компонентов также могут входить модули, описания которых приведены в логических файлах еще более низкого уровня иерархии, и т. д.

Имя проекта должно совпадать с именем модуля верхнего уровня в иерархии описаний, а, следовательно, и именем логического файла, в котором хранится его описание. Имена модулей нижних уровней иерархии, в свою очередь, должны совпадать с именами файлов, в которых они описаны.

Логический файл – это файл одного из следующих типов:

– Block Design File (стандартное расширение – .bdf). Файл содержит блок-схему устройства, созданную в рамках САПР Quartus II;

– Graphic Design File (стандартное расширение – .gdf). Файл содержит принципиальную электрическую схему, созданную в рамках САПР
Quartus II;

– AHDL Text Design File (стандартное расширение – .tdf).Файл содержит текстовое описание модуля на языке AlteraHDL;

– State Machine File (стандартное расширение – .smf). Файл содержит графическое или табличное описание цифрового автомата;

– VHDL Design File (стандартное расширение – .vhd). Файл содержит текстовое описание модуля на языке VHDL;

– Verilog Design File (стандартное расширение – .v). Файл содержит текстовое описание модуля на языке Verilog HDL;

– Orcad Schematic Files (стандартное расширение – .sch). Файл содержит схему, созданную в рамках САПР ORCAD;

– EDIF Input Files (стандартное расширение – .edf). Файл содержит описание в формате EDIF 200 или 300;

– Xilinx Netlist Format File (стандартное расширение –.xnf).Файл содержит описание модуля, полученное в рамках САПР фирмы Xilinx.

Вспомогательные файлы хранят дополнительную информацию о проекте. Их имена совпадают сименем проекта.

Стратегия проектирования

Среда проектирования Quartus II позволяет реализовать стратегии восходящего либо нисходящего проектирования.

Обе стратегии подразумевают использование поведенческих и структурных описаний модулей. При структурном описании модуль представляется в виде совокупности взаимосвязанных компонентов более низкого уровня в иерархии описаний. При поведенческом же описании задается алгоритм работы модуля.

Восходящее проектирование применимо в том случае, когда для создаваемого устройства имеется детальное структурное описание (обычно – принципиальная схема на микросхемах средней степени интеграции), выполненное в элементном базисе, отличном от имеющегося в распоряжении разработчика СБИС.

При этом разработчик решает следующие задачи:

– создание функциональных аналогов элементов, использованных в заданном структурном описании;

– отладка созданных компонентов;

– сборка созданных компонентов в единый модуль;

– моделирование и отладка устройства в целом.

Таким образом, в процессе проектирования разработчик сначала создает модули нижнего уровня в иерархии описаний, а затем – модуль верхнего уровня. Отсюда и название стратегии проектирования.

Стратегия нисходящего проектирования применяется в том случае, когда задан алгоритм работы (поведенческое описание) создаваемого устройства и набор системных требований (максимальная тактовая частота работы, задержка распространения сигналов от входов до выходов, потребление энергии, стоимость и т. д.). При этом поведенческое описание может быть как формализованным (блок схема алгоритма, граф, таблица переходов и выходов и т. д.), так и неформализованным (словесное описание). Реализация нисходящего проектирования базируется на итерационном выполнении структурной декомпозиции.

Упрощенно, ориентируясь на возможности САПР Quartus II, процедура нисходящего проектирования выглядит следующим образом:

– разработка архитектуры СБИС. Поведенческое описание преобразуется в структурное (блок-схему), элементами которого являются архитектурные модули;

– архитектурные модули либо описываются на поведенческом уровне (например, с помощью языка AHDL), либо осуществляется их структурная декомпозиция и создается структурное описание, элементами которого являются функциональные модули. Далее процедура итерационно повторяется до тех пор, пока все функциональные модули не будут описаны;

– после этого осуществляется функциональное моделирование модулей, имеющих поведенческие описания;

– функциональное моделирование модулей, имеющих структурное описание (модули, имеющие поведенческое описание, входят в них как компоненты);

– моделирование и отладка устройства в целом.

Таким образом, в процессе проектирования разработчик опускается с верхнего уровня иерархии описаний, уровня СБИС к нижним уровням. Отсюда и название стратегии проектирования.

Следует отметить, что стратегия нисходящего проектирования имеет безусловные преимущества как по временным затратам на разработку, так и по качеству проработки проекта.

Независимо от выбранной стратегии проектирования для задания структур и алгоритмов работы модулей целесообразно использование текстового описания, созданного на языках описания аппаратуры высокого уровня, например AlteraHDL (AHDL).

 

Ввод описания проекта

Проект в САПРQuartus II представляет собой полный набор файлов проекта, файлов назначения, файлов моделирования, системных установок и информации об иерархической структуре проекта.

Запуск САПР Quartus II

Запуск САПР выполняется либо с использованием иконки, расположенной на рабочем столе компьютера, либо из меню Пуск: Пуск => Все программы => Altera => Quartus II. Для запуска из командной строки введите Quartus и нажмите клавишу Enter (ввод).

После запуска на экране будет открыто главное окно проекта. Менеджер САПР Quartus II состоит из нескольких областей:

– заголовок окна (название проекта и его рабочая папка);

– меню менеджера САПР;

– панель инструментов;

– навигатор проекта (отображает иерархию проекта, файлы проекта и команды быстрого запуска);

– окно состояния процедуры компиляции проекта;

– окно сообщений (выводит информацию о выполнении операций, ошибках и предупреждениях);

– главное окно (отображает отчеты, файлы проекта и другие элементы проекта).

Создание блок-схемы проекта

Создание блок-схемы проекта начинается с создания файла блок-схемы.

Ввод схемы проекта

Создание блок-схемы проекта выполняется с использованием панели инструментов главного окна программы. Назначение различных инструментов панели приведено в таблице 4.3.

 

Таблица 4.3 – Список пиктограмм

Режим	Назначение
Редактирование и опрос
Detach Window (Отсоединение окна)	Отсоединение окна рабочей области от программного приложения и наоборот
Selection Tool (Указатель выделения)	Инструмент выбора объектов для выполнения следующих операций. Отдельный объект выбирается щелчком мыши. Для добавления объекта в группу предварительно нажимают клавишу Shift
Text Tool (Текст)	Инструмент для ввода текст. Нанесение на схему текстовых надписей: имен цепей, описаний моделей компонентов, комментариев
Symbol Tool (Символ)	Инструмент для ввода символа функционального элемента (либо двойной щелчок в поле схемы)
Block Tool (Блок)	Инструмент для ввода блока
Orthogonal Node Tool (Проводник)	Инструмент для рисования ортогональных проводников (цепей)
Orthogonal Bus Tool (Шина)	Инструмент для рисования ортогональных шин
Orthogonal Conduit Tool (Канал)	Инструмент для рисования ортогональных каналов связи (передачи данных)

 

Продолжени6е таблицы 4.3

Use Rubberbanding («резиновая» связь)	Использование «резиновой» связи. Привязка объектов схемы к связям (ортогональным каналам, шинам и каналам)
Use Partial Line Selection (частичный выбор линий)	Использование частичного выбора линий. Выбор необходимого участка связи не зависимо от ее размера (также нескольких связей одновременно)
Zoom Tool (масштабирование)	Масштабирование объектов
Full Screen (Полный экран)	Отображение проекта во весь экран
Find (Поиск)	Поиск объектов
Flip Horizontal (Отображение по горизонтали)	Горизонтально отображение объектов
Flip Vertical (Отображение по вертикали)	Вертикальное отображение объектов
Rotate Left 90 (Поворот влево на 90^о)	Поворот объектов влево на 90 градусов
Oval Tool (Эллипс)	Инструмент для рисования эллипсов
Line Tool (Линия)	Инструмент для рисования линий
Arc Tool (Дуга)	Инструмент для рисования дуг

Назначение имен выводов

Присвоение имен входным и выходным выводам производится в следующей последовательности:

– навести указатель на требуемый вывод и дважды щелкнуть левой кнопкой мыши;

– на экране появится окно Pin Properties (свойства выводов). В данном окне выбрать вкладку General (основные свойства);

– в строке Pin name(s) (имя вывода) ввести имя данного вывода.

– в строке Default value (значение по умолчанию) выставляется исходное значение переменной, либо логическая единица (VCC), либо логический ноль (GND);

– вкладки Format (формат) позволяет изменить цвета линий и текста;

– завершается назначение нажатием клавиши «ОК».

По аналогии вводятся имена всех входных и выходных выводов проекта.

Компиляция проекта

Компилятор САПРQuartus II состоит из ряда модулей, выполняющих следующие функции:

– проверка проекта на наличие ошибок;

– логический синтез;

– размещение и разводка проекта в ПЛИС;

– генерация выходных файлов для моделирования проекта;

– анализ временных характеристик;

– программирование.

В начале компиляции проекта из него извлекается информация об иерархических связях между составляющими его файлами и описание проекта проверяется на наличие основных ошибок. Затем создается организационная карта проекта и все файлы преобразуются в единую базу данных, с которой в последствие и будет работать система.

Компиляция может выполняться с учетом заданных требований, к которым относятся:

– обеспечение требуемых временных характеристик проекта;

– увеличение быстродействия;

– оптимизация используемых ресурсов ПЛИС.

Компилятор создает файлы для программирования и конфигурирования ПЛИС фирмы Altera.

Промежуточные и окончательные результаты компиляции в системе Quartus II можно посмотреть в окне Compilation Report (отчет о компиляции).

Программирование и конфигурирование ПЛИС фирмы Altera может быть выполнено как с помощью встроенных средств САПР, так и с использованием стандартных промышленных средств программирования.

Настройка компилятора

Система Quartus IIпозволяет выполнить компиляцию, как всего проекта, так и любой его составляющей части.

При настройке компилятора определяются:

– компилируемая часть проекта (Compilation focus);

– тип компиляции;

– семейство и тип ПЛИС;

– дополнительные параметры компиляции.

При создании нового проекта система Quartus II по умолчанию устанавливает значения всех необходимых параметров. Параметры, заданные по умолчанию, можно переопределить в соответствие с поставленными требованиями. Кроме того, есть возможность выбора различных параметров настройки непосредственно при выполнении компиляции.

Ниже рассматривается методика настройки основных параметров компиляции, включающая:

– просмотр основных параметров компилятора;

– определение семейства и типа ПЛИС;

– определение режима компиляции;

– определение и настройка параметров логического синтеза и разводки;

– определение параметров верификации проекта на этапе компиляции.

Компилятор системы Quartus II имеет модульный характер. В него входят следующие модули (модули, помеченные звездочкой (*) являются опциональными и их наличие зависит от настроек):

– модуль анализа и синтеза проекта (Analysis & Synthesis);

– модуль размещения «сборщик» (Fitter);

– модуль транслятора программатора (Assembler);

– модуль временного анализа (Timing Analyzer);

– помощник проектирования(Design Assistant)*;

– редактор списка соединений (EDA Netlist Writer);

– интерфейс базы данных компилятора (Compiler Database Interface) *.

Полную компиляцию проекта можно запустить, выбрав в меню Processing (обработка) команду Start Compilation (пуск компилятора) или Ctrl+L. При этом будут последовательно запущены все модули компилятора. Нужные модули компилятора также можно запускать по отдельности. Для этого необходимо выбрать пункт Start (пуск) меню Processing (обработка) и затем, выбрать команду для модуля, который необходимо запустить, через подменю Start.

Модули компилятора так же можно запустить, используя меню Processing (обработка) и выбрав в нем команду Compiler Tool (свойства компилятора). На экране появиться окно компилятора.

Нажатие кнопки Start (пуск) приводит к полной компиляции проекта. После выполнения всего цикла полной компиляции, Quartus II сообщает о её завершении и о количестве найденных ошибок и сделанных предупреждений по поводу проекта.

Этапы типичной компиляции в системе Quartus II представлены на рисунке 6.1.

 

Рисунок 6.1 – Этапы типовой компиляции в Quartus II

Запустить отдельный модуль компилятора можно используя кнопки, размещенные под названиями соответствующих модулей (таблица 6.1).

Таблица 6.1 – Компиляция модулей проекта

Модуль компиляции	Назначение
Analysis & Synthesis	Модуль анализа и синтеза проекта проверяет файлы дизайна на ошибки и затем строит базу данных, которая интегрирует все файлы дизайна в иерархию. Также модуль синтезирует и оптимизирует дизайн. В конце этот модуль производит технологическое соответствие Вашей разработки устройству, в котором она должна быть запрограммирована
	Start Analysis & Synthesis	Запуск модуля анализа и синтеза проекта
Analysis & Synthesis Settings	Открыть окно настоек модуля анализа и синтеза
Synthesis Report	Открыть файл отчетности модуля анализа и синтеза
Hierarchy Project Top	Открыть верхний файл иерархии проекта
Fitter	«Сборщик» помещает логику дизайна в микросхему. Перед тем как использовать этот модуль, необходимо выполнить анализ и синтез
	Start Fitter	Запуск модуля «сборщик»
Fitter Settings	Открыть окно настроек модуля «сборщик»
Fitter Report	Открыть файл отчетности модуля «сборщик»
Chip Planner (Floorplan & Chip Editor)	Открыть топологическую структуру проекта, его размещение в ПЛИС
Assembler	Ассемблер завершает обработку проекта, превращая то, что сгенерировал сборщик в образ для программирования устройства в форме одного или нескольких файлов
	Start Assembler	Запуск модуля ассемблера
Device & Pin Options	Открыть окно настройки устройства и выводов

Продолжение таблицы 6.1

	Assembler Report	Открыть файл отчетности модуля ассемблера
Programmer	Открыть окно программатора
Classic Timing Analyzer	Временной анализатор анализирует, отлаживает и утверждает временную производительность всей логики в дизайне. Прежде чем выполнять этот модуль, необходимо выполнить анализ и синтез, а также запустить сборщик. Однако имеется возможность произвести временной анализ на раннем этапе без сборки
	Start Classic Timing Analyzer	Запуск модуля временного анализатора
Classic Timing Analyzer Settings	Открыть окно настроек модуля временного анализатора
Timing Analyzer Report	Открыть файл отчетности модуля временного анализатора
Timing Analyzer Summary	Открывает результирующее окно временного анализатора

 

Список в левой части окна отчета компилятора (Compilation Report) позволяет получить более детальный отчет о выполненной компиляции.

Запуск компилятора

Для запуска компилятора необходимо в меню Processing (обработка) выбрать команду Start Compilation (запустить компиляцию). Начинается процесс компиляции. При этом появляются окна: Module (модуль), в котором отражается процесс прохождения компиляции и фиксируется затраченное на это время и Compilation Report (отчет о компиляции).

Процесс компиляции выполняется в фоновом режиме. Поэтому при длительной компиляции возможна работа с другими окнами САПРQuartus II или другими запущенными под операционной системой программами.

После завершения компиляции на экране появляется соответствующая надпись, свидетельствующая о завершении процесса и количестве найденных ошибок и информационных сообщений.

Для завершения процесса компиляции необходимо нажать кнопку «ОК».

Моделирование проекта

Моделирование (Simulation) позволяет определить реакцию разработанного проекта на заданное входное воздействие, то есть позволяет убедиться в правильности его функционирования.

Исходными данными для моделирования являются внешние воздействия, заданные в виде некоторого входного вектора (набора кодовых слов). Подсистема моделирования (Simulator) САПРQuartus II, в соответствие с алгоритмом проекта, синтезирует выходные сигналы, соответствующие его реакции на заданное входное воздействие, которая очень близка к реакции запрограммированной ПЛИС. В типовых задачах разработчик задает наборы входных векторов и анализирует полученные в результате моделирования выходные сигналы.

В зависимости от поставленной цели подсистема моделирования позволяет выполнить:

– функциональное моделирование проекта (Functional Simulation) при котором проверяется правильность описания и логического функционирования проекта;

– моделирование с учетом временных параметров реальной ПЛИС (Timing Simulation), позволяющее проверить не только правильность логического функционирования проекта, но и его работу с учетом реальных параметров выбранной ПЛИС в самых жестких условиях эксплуатации.

Создание временных диограмм

Создание файла (*.vwf), содержащего временные диаграммы, выполняется в следующей последовательности:

– в меню File (файл) выбирается команда New (новый);

– в открывшемся окне New (новый) выбрать закладку Veryfication/Debugging Files, в которой выделить строку Vector Waveform File (файл вектора временных диаграмм) и нажать кнопку «ОК»;

– открывается пустое окно редактора временных диаграмм с именем по умолчанию Waveform1. vwf;

– в окне Edit (редактировать) выбрать команду End Time (в ремя окончания) и в открывшемся окне указать время окончания моделирования (длительность интервала моделирования и единицу измерения времени). Нажать «ОК»;

– созданный файл необходимо сохранить, используя команду Save As (записать как) меню File (файл). Программа автоматически предложит сохранить файл с именем, совпадающим с именем файла верхнего уровня проекта, присвоив ему расширение .vwf;

– для завершения процесса создания файла необходимо нажать кнопку Save (сохранить ). При этом необходимо обратить внимание на наличие флажка около надписи Add file to current project (добавить файл к текущему проекту). Если флажок поставлен, то система автоматически присоединяет созданный файл к текущему проекту;

– для удобства, на поле временных диаграмм нанесена временная сетка, предназначенная для визуальной привязки сигналов к конкретным временным интервалам. Используя команду Grid Size (шаг сетки) меню Edit (р едактировать) можно изменить ее шаг (период) повторения (Period), начальную фазу (Phase) и относительную длительность каждого из полупериодов (Duty cycle).

Порядок выполнения работы

1 Запустите САПР Quartus II.

2 Изучите основные возможности САПР Quartus II.

3 Исследуйте назначение основных команд, относящихся к созданию чертежей электрических принципиальных схем и анализу их работы.

4 Изучите основные методы построения основных типов триггеров.

5 Синтезируйте схему исследования триггера с учетом установленного варианта задания по таблице 8.1.

Таблица 8.1 – Варианты