Сучасні технології мікроелектроніки і перспективи їх розвитку



Мы поможем в написании ваших работ!


Мы поможем в написании ваших работ!



Мы поможем в написании ваших работ!


ЗНАЕТЕ ЛИ ВЫ?

Сучасні технології мікроелектроніки і перспективи їх розвитку



 

За останні тридцять років функціональні можливості інтегрованих мікросхем зростали експоненційно. Цьому сприяв швидкий розвиток транзисторів, як основних елементів ІМС. Їхню швидкодію збільшували одночасно з цим вартість і розміри зменшувалися. Сучасні транзистори в 20 разів швидші і в 100 разів менші, ніж ті, що випускалися двадцять років тому. Щоб зберегти такі темпи розвитку в майбутньому, мікроелектронній промисловості необхідно вирішити багато технологічних проблем.

Нині домінуючою є технологія КМДН – мікросхем і вона буде розвиватися доти, доки собівартість на одну виконувану функцію буде зменшуватися. Така тенденція зберігається, проте на найближчі 5 – 10 років темпи росту продуктивності найчастіше використовуваних у даний час комплементарних польових структур збережуться за умови використання нових матеріалів і структур транзисторів, низькотемпературному режимі їх функціонування і підвищенні ступеня інтеграції функцій. Крім того, щоб продовжувати зменшувати розміри транзисторів, необхідні корінні зміни в літографії. Проте альтернативи КМДН – структурам і інтегрованим мікросхемам на їх основі немає. Прогнозована межа мінімального розміру транзистора відсувається усе далі приблизно з тією ж швидкістю, з якою зменшуються реальні розміри транзисторів. Мікроелектроніка в своєму розвитку неупинно переходить у новий напрямок розвитку – в наноелектроніку.

Технології, на яких створені елементи пам’яті динамічної оперативної пам'яті (DRAM), у своїх можливостях наблизилися до межі (площа одного елемента пам’яті складає декілька десятих часток квадратного мікрометра) і темпи зменшення їхніх розмірів незабаром можуть знизитися.

Найчастіше для опису еволюції технологій КМДН - мікросхем застосовують “закон Мура”. Цей термін стали вживати для позначення безупинного експоненційного росту функціональності інтегрованих мікросхем з одночасним зниженням їхньої вартості. У своєму прогнозі Мур відзначив, що подвоєння числа елементів в інтегрованих мікросхемах за один рік буде відбуватися за рахунок трьох факторів: на 50% – за рахунок збільшення роздільної здатності літографії; на 25% - за рахунок збільшення розміру кристала і на 25% - за рахунок різного роду інновацій, зокрема розробленню нових методів формотворення елементів на кристалі. Ці три фактори є визначальними в тенденції збільшення кількості елементів на кристалі.

Ґрунтуючись на припущенні, що витрати на виробництво кристала будуть рости повільніше, ніж число елементів, результатом росту кількості елементів на кристалі стане зниження їх вартості.

Розвиток КМДН - технологій залежить від факторів, що впливають на величину вартості однієї перетворювальної функції. Розглянемо найважливіші фактори розвитку цієї тенденції.

1. Забезпечення можливості формування елементів меншого розміру за рахунок розвитку літографії.

2. Поліпшення конструкції транзистора, необхідне для досягнення більшої продуктивності при менших розмірах; розроблення нових топологій схем, що забезпечують збільшення щільності упакування.

3. Удосконалювання міжелементних з’єднань, що веде до підвищення щільності упакування.

4. Розроблення нових сімей інтегрованих мікросхем.

5. Створення нових, менших комірок пам'яті.

Літографія. Її удосконалювання — основа зменшення розмірів транзисторів. Раніше вважали, що межа можливостей оптичної літографії 1 мікрометр, проте вже нині виробники інтегрованих мікросхем освоїли мінімальний топологічний розмір 0,13 мікрометра, а передові – 60 нм і менше. Прогрес літографії останнього часу перевершив більшість прогнозів.

Нині розміри транзисторів у площині пластини визначають не стільки вимогами характеристик, скільки існуючим рівнем виробничих можливостей - головним чином, літографічного устаткування, за допомогою якого створюється рисунок транзисторів і провідників на поверхні кристала. Крім різних побічних ефектів основними факторами, що визначають мінімальний планарний топологічний розмір елемента, є довжина хвилі використовуваного для літографії випромінювання, точність шаблонів і електронно-механічного устаткування, що суміщує шаблони з малюнком на поверхні пластини.

Літографію характеризують мінімальною шириною ліній у порівнянні з довжиною хвилі випромінювання, використовуваного для експонування. Прогрес у зменшенні розмірів елементів за рахунок літографії став можливим завдяки зменшенню довжини хвилі випромінювання, що використовується для експонування від 435 нм до 157 нм (ексимерні F-лазери). Нині для 90 - нанометрової і 60 - нанометрової технологій використовують фотолітографію з довжиною хвилі 193 нм. Для технологічного процесу із топологічними нормами 45 нм корпорації IBM і AMD перевагу віддають експонуванню ексимерними F – лазерами з довжиною хвилі 157 нм.

Креслення ліній з шириною, меншою довжини хвилі джерела випромінювання, ускладнюється дифракцією світла. Перехід на розміри, менші довжини хвилі, став можливим завдяки різним спеціальним методикам, таким як позаосьове експонування, маскування з фазовим зміщенням і ін. Для досягнення високої роздільної здатності літографії необхідно створювати нові світлочутливі полімери, що опромінюються.

Для формотворення застосовують неоптичні методи літографії. Зокрема, дуже маленькі елементи дозволяє створювати електронно - променева літографія, оскільки довжина хвилі електронів складає усього близько 0,01 нм. Електронно – променеву літографію давно використовують для виготовлення шаблонів і для повільного експонування. Однак виготовлення складних схем із застосуванням електронно – променевої літографії вимагає набагато більшої швидкості експонування. Для досягнення достатньої швидкості експонування використовують теплові електронні потоки з великою площею перекриття, які пропускають крізь електронні шаблони і зменшувальні електронно – оптичні лінзи.

У IBM для формотворення елементів інтегрованих мікросхем з топологічними розмірами від 1 до 0,06 мкм застосовують контактну рентгенівську літографію. Довжина хвилі 1,1 нм виділяється зі спектра синхротронного випромінювання, одержуваного у накопичувальному кільці Helios, побудованого компанією Oxford Instruments. Основна проблема в тім, що для випромінювання з такою довжиною хвилі не існує лінз і дзеркал. Тому застосовують шаблони з рисунком схеми в масштабі 1:1. Виготовлення таких шаблонів без спотворень – надзвичайно трудомісткий і дорогий процес. Серед інших проблем – необхідність щільного до пластини розміщення шаблону (10 нм і ближче) і виникаючі в зв'язку з цим ефекти дифракції.

У рентгенівській проекційній літографії, названій EUV - літографією (по застосовуваному ультрафіолетовому випромінюванню), проблему масштабу шаблону обходять за рахунок випромінювання з довжиною хвилі 11-13 нм. При такій довжині хвилі стає можливим використання фокусуючої системи з чотириразовим зменшенням. Однак для такої системи необхідні увігнуті дзеркала, виготовляють які з використанням близько 40 шарів спеціальної плівки товщиною в 2 - 3 нм. Таку літографію будуть використовувати для технологічного процесу із мінімальним топологічним розміром 32 нм.

Ведуться широкі дослідження іонно - променевої літографії і літографії, заснованої на випромінюванні гарячих електронів.

Прогрес оптичної літографії може бути досягнутим при використанні меншої довжини хвилі випромінювання. Для неоптичних типів літографії існує ризик, що вартість нової системи формотворення перекриє забезпечувані нею переваги в щільності упакування елементів. У той час як вартість випромінюючої системи може бути амортизована за рахунок масового виробництва, витрати на виготовлення шаблонів (масок) повинні окупатися на кожнім виробі.

При зменшенні розмірів елементів транзисторів значно ускладнюються процеси формоутворення. Нині створити польові транзистори менші, ніж дозволяє сучасне технологічне устаткування, неможливо.

Зменшення розмірів транзистора. Біполярні і польові транзистори при зменшенні розмірів функціонують швидше і споживають менше енергії. Проте споживана потужність схем на біполярних транзисторах зменшувалася повільніше, ніж відповідних схем на польових транзисторах. Коли на початку 90-х років топологічні розміри інтегрованих мікросхем досягли півмікронного рівня, більша щільність КМДН - мікросхем стала переважувати забезпечувані біполярними транзисторами переваги в потужності. Інтегрована функціональність виявилася важливішою, ніж висока потужність біполярного транзистора. Тому нині абсолютна більшість мікросхем створені на КМДН - структурах.

З огляду на прогрес у зменшенні розмірів транзисторів виникає питання: “Навіщо виробники мікросхем всіляко намагаються зменшити розміри транзисторів?” Більша кількість транзисторів на кристалі дозволяє, по-перше, створювати складніші, багатофункціональніші і продуктивніші мікросхеми. А по-друге – зменшити розміри кристалів, а це значить розміщати більше кристалів на одній силіцієвій пластині, що в підсумку знижує їхню собівартість. При зменшенні розмірів транзисторів покращуються їх електричні параметри. Струм, що протікає через канал відкритого транзистора, залежить від прикладеної напруги стік – витік з коефіцієнтом пропорційності , де µ - рухливість носіїв заряду (або електронів, або дірок), W - ширина каналу, L - довжина каналу і С0 - питома ємність заслону, яка залежить від товщини і діелектричної проникності підзаслінного діелектрика. Таким чином, чим коротший канал, тим більший струм транзистора (при інших рівних умовах), що дозволить йому швидше функціонувати (наприклад, перезаряджати паразитні ємності). З іншого боку, у транзистора з коротшим каналом можна пропорційно зменшити ширину каналу, не зменшуючи струм. При зменшенні розмірів транзистора зменшуються його паразитні ємності.

Іншим параметром, що поліпшується зі зменшенням довжини каналу L, є максимальна частота функціонування польового транзистора. Вона прямо пропорційна рухливості носіїв і зворотно пропорційна квадрату довжини каналу. Для 0,13 - мікронних транзисторів (з реальною довжиною каналу близько 70 нм) гранична частота складає порядку одиниць терагерц.

Для цифрових пристроїв важливішими виявляються паразитні ємності, робочий струм і крутість (передавальна провідність) характеристики польового транзистора. Крутість S прямо пропорційна напрузі на заслоні відносно витоку з коефіцієнтом .

Існує ще один важливий параметр мініатюризації транзисторів - товщина підзаслінного діелектрика. Вона прямо впливає на крутість, оскільки питома ємність С0, що входить у формулу питомої крутості k, зворотно пропорційна товщині підзаслінного діелектрика dох: , де діелектрична проникність εох залежить від матеріалу підзаслінного діелектрика. Тому чим тонший шар діоксиду силіцію під заслоном МДН - транзистора, тим більша його крутість і він потенційно швидший.

У основі еволюції транзистора, застосовуваного в КМДН – мікросхемах покладені принципи, згідно з якими для зменшення топологічних розмірів у k разів, можна підібрати такі напругу живлення і рівень легування областей, щоб швидкодія підвищилася в k разів, споживана потужність – знизилася в k2 разів, а питома потужність залишилася на попередньому рівні.

Додаткові обмеження в ці принципи вносять порогові напруги польових транзисторів, які неможливо зменшити, не знижуючи робочої температури. Для цифрових надвеликих мікросхем (НВІС) порогову напругу не можна знижувати необмежено, оскільки при цьому збільшується підпороговий струм, що збільшує споживання енергії НВІС у неактивному стані. Верхня межа порогової напруги обмежується четвертою часткою від напруги живлення, яку намагаються знизити для зменшення споживаної потужності. Проте для аналогових мікросхем ідеальною є нульова порогова напруга , що збільшує динамічний діапазон аналогової мікросхеми. Нині порогова напруга МДН – транзисторів на рівні 0,3 В і вище. Проблема порогової напруги починаючи з 2000 року уповільнила темпи підвищення продуктивності КМДН – мікросхем. Процес зменшення розмірів транзисторів незабаром неминуче досягне тієї точки, коли для досягнення більшої продуктивності більше не можна буде зменшувати напруги живлення без істотного зниження робочої температури.

Термін, за якого збережуться закономірності зменшення розмірів транзисторів, залежить від вирішення багатьох проблем мікромініатюризації МДН – транзисторів, серед них: тунелювання носіїв крізь підзаслінний діелектрик, інжекція гарячих носіїв в діоксид силіцію, перемикання між витоком і стоком, струми просочування в підпороговій області, зменшення рухливості носіїв у каналі, збільшення послідовного опору між витоком і стоком, забезпечення запасу між пороговою напругою і напругою живлення. Транзистор повинен мати слабку залежність порогової напруги від напруги на стоці, від довжини й ширини каналу, а також велику крутість (передавальну провідність), малий опір областей витоку, стоку і велику навантажувальну здатність. Ємності заcлону і p – n - переходів повинні бути мінімальними.

Тунелювання носіїв є основним фактором, що обмежує зменшення транзистора. Межа товщини підзаслінного діелектрика знаходиться приблизно на рівні 1 - 1,5 нм, що складає всього п'ять - шість атомних шарів. Струм просочування заслону будучи помноженим на велику кількість транзисторів на кристалі, помітно підвищує споживання і тепловиділення мікросхеми, що негативно впливає на функціонування мікросхеми.

Для підвищення продуктивності без подальшого зменшення товщини підзаслінного діелектрика необхідно розробляти нові структури транзисторів і створювати нові підзаслінні діелектрики з більшою діелектричною проникністю, що дасть новий поштовх до підвищення крутості транзистора. А це дозволить зменшувати і планарні (тобто в площині пластини) розміри транзисторів. Нині фізична (атомарна) межа товщини підзаслінного діелектрика обмежує мікромініатюризацію транзисторів. Проте це не єдиний фактор.

Практичний інтерес представляють обмеження, зв'язані зі створенням нових типів транзисторів. Незалежно від конкретної структури транзистора мінімальна відстань між стоком і витоком (довжина каналу) при відношенні струму вмикання до струму вимикання рівному 1000 і з урахуванням лише явища тунелювання може бути рівною 5 нм. З урахуванням флуктуацій концентрацій домішок і явища екранування, ця межа досягає 10 нм.

Зміни розмірів елементів транзисторів і їх параметрів за останні роки наведені в табл. 1.5.

Як відмічалося вище, за останні 30 років довжину каналу МДН - транзистора зменшили в 200 разів (з 10 мкм на початку 70 - х років до 60 нм у наші дні). Нині комерційно доступною є технологія з мінімальними горизонтальними розмірами елементів 0,13 мкм. Передові виробники мікросхем, наприклад, Intel, забезпечили масове виробництво мікропроцесорів Pentium 4 на МДН - транзисторах з довжиною каналу 60 нм і товщиною подзаслінного діелектрика 1,5 нм. Відповідно до прогнозів мінімальні розміри елементів будуть продовжувати швидко зменшувати і до 2012 року вони досягнуть 32 нм. Із зменшенням геометричних розмірів транзисторів зменшується площа кристала, зменшуються паразитні ємності, зростає швидкодія і знижується енергоспоживання НВІС.

 

 

Таблиця 1.5. Масштабування розмірів елементів МДН – транзисторів

 

Впровадження в виробництво, рік
Проектні норми, нм
Товщина діелектрика, нм 4 – 5 3 – 4 2 – 3 1,5 – 2 <1,5
Глибина p-n – переходів LDD – областей, нм 50 – 100 36 – 72 26 – 52 20 – 40 15 - 30
Напруга живлення, В 1,8 – 2,5 1,5 – 1,8 1,2 – 1,5 0,9 – 1,2 0,6 – 0,9
Струми просочування, нА/мкм
Навантажувальна здатність, мА/мкм 600/280 600/280 600/280 600/280 600/280
Потужність /кристал, Вт

 

У лабораторних умовах уже виготовлено транзистори із технологічними нормами 45, 32 і навіть 22 нм. Ураховуючи особливості способу виготовлення інтегрованих мікросхем, починаючи з 0,25 – мікрометрового технологічного процесу довжина каналу МДН - транзисторів створюється меншою, ніж технологічні норми виробництва. Так, для 0,13 – мікрометрового технологічного процесу транзистори мають довжину каналу усього близько 70 нм, сучасні 90 - нм транзистори - 50 нм, а в майбутніх транзисторах, виготовлених за нормами 65, 45, 32 і 22 нм, довжина каналу буде лише 30 - 35, 20 - 25, 15 і 10 нм відповідно.

При зменшенні розмірів транзисторів до декількох нанометрів проявляється фундаментальна межа сучасної мікроелектронної технології. Пропорційно із зменшенням розмірів транзисторів зменшується кількість електронів (дірок), які створюють струм, а кожне перемикання КМДН - вентиля реалізується лише кількома сотнями чи десятками сотень носіїв заряду, різко зростає роль квантових ефектів у транзисторах, одним із наслідків якого є істотний ріст "шуму" і струмів просочування. Як наслідок традиційні макромоделі функціонування МДН - транзисторів, що ґрунтуються на статистичному усередненні по величезній кількості носіїв, перестають адекватно віддзеркалювати реальні процеси і потрібно переглядати фізику функціонування мікротранзисторів. Нині цим явищем ще можна нехтувати, однак пізніше необхідно буде проводити істотні корективи прийнятих моделей.

Нові конструкції транзисторів. Найпоширенішою конструкцією МДН - транзистора, яку використовують у мікроелектронній промисловості уже біля 10 років, є LDD (Lightly Doped Drain) структура (рис. 1.56). Її особливість у неглибоких слабколегованих областях, що подовжують витік і стік у бік каналу. Концентрація легуючої домішки в цих областях становить від 4×1024 до 8×1024 м-3, а режим їх виконання вибирають таким, щоб створити плавний p – n перехід. У той же час концентрація домішки у областях стоку – витоку досягає 5×1025 — 1×1026 м-3. Отримане таким способом зниження напруженості електричного поля в каналі на межі зі стоком зменшує енергію гарячих електронів, які викликають довгострокову деградацію параметрів транзистора. Слабколеговані LDD - області підвищують напругу перемикання стік – витік, инжекційного і лавинного пробою транзистора і ослабляють явище модуляції довжини каналу.

Глибина LDD - областей витоку і стоку для транзисторів з довжиною каналу 0,25 мкм (табл. 1.5 ) становить 50 - 100 нм, довжина областей – 100 - 200 нм. Зменшення глибини p – n - переходів до 10 нм призводить до збільшення опору LDD - областей витоку і стоку до 10 кОм/□, що обмежує навантажувальну здатність транзистора. Перекриття LDD - областей заслоном повинне бути не менше 15 - 20 нм, щоб запобігти зниженню навантажувальної здатності транзистора. Товщина полікристалічного заслону становить 300 нм.

Комплементарна структура із МДН – транзисторів, яку використовували в 0,25 – мкм технологічному процесі виробництва мікропроцесорів Intel® Celeron і Pentium® II зображена на рис. 1.57. Для формування кишень МДН - транзисторів різного типу провідності використовують фосфор і бор. Ізоляцію між кишенями виконують глибокими канавками, стінки яких оксидують, а внутрішню область заповнюють полікристалічним силіцієм. Ця технологія ізоляції стала домінуючою в транзисторах, виконаних по 0,25 - мікрометровій технології і прийшла на зміну ізоляції локальним окислюванням силіцію (LOCOS).

Для зменшення ємностей транзистора вибирають слабколеговану основу, а для забезпечення необхідної порогової напруги і збільшення напруги перемикання областей витік – стік застосовують легування каналу домішкою того ж типу, що й у основі. Легування виконують на глибину області просторового заряду під заслоном. Контакти до областей витоку, стоку і до полікристалічного заслону виконують із проміжним шаром TiSi2 або CoSi2 товщиною біля 40 нм, що забезпечує питомий опір областей 5 Ом/□. Ізоляцію між заслоном і контактами до витоку і стоку виконують розділювачем, виконаним із нітриду силіцію (рис. 1.56). Концентрація домішки в каналі становить 5.1023 – 1.1024 м-3. Для транзисторів із довжиною каналів меншою 100 нм необхідно збільшувати концентрацію носіїв у каналі, що призводить до тунелювання електронів через р – п - переходи витоку і стоку.

Із зменшенням розмірів областей стоку і витоку зменшується також їх глибина, що призводить до збільшення опору для протікання струму. Зменшити опір областей стоку і витоку для транзисторів із довжиною каналу меншою 100 нм можна в конструкції, зображеній на рис. 1.58. Після вирощування підзаслінного діелектрика і нанесення полікристалічного шару, на поверхні електронно – променевою літографією формують полікристалічний заслін. Між заслоном і областями локального ізолювального оксидування залишається відстань 0,35 мкм для створення областей витоку і стоку. Як і в структурі на рис. 1.56 бокові стінки полікристалічного заслону захищають тонким шаром нітриду силіцію (10 – 20) нм. Після цього виконують селективне епітаксійне нарощування шару SiGe товщиною 50 нм, легованого фосфором. Наносять шар діоксиду силіцію, який захищає заслін і виконує функції маски для наступної технологічної операції імплантації областей стоку і витоку. Дифузію фосфору в слабколеговані продовження областей стоку і витоку виконують із раніше нанесеного шару SiGe. Контакти до стоку, витоку і заслону створюють селективним нарощуванням вольфраму. Частина епітаксійного шару SiGe, що знаходиться вище LDD – областей зменшує їх опір.

Товщина підзаслінного діелектрика для транзисторів з довжиною каналу 100 нм становить 3 - 4 нм. Між товщиною окисла dox і довжиною каналу L МДН – транзисторів, наприклад, корпорацією Intel , прийнята емпірична залежність L = 45dox . Тому перехід проектних норм через межу 130 нм у рамках розглянутої традиційної структури транзистора натрапляє на значні фізичні обмеження. Зменшення товщини підзаслінного діоксиду силіцію призводить до зростання тунельного струму заслону, зменшення глибини р – п - переходів - до росту послідовного опору областей транзистора, при зменшенні довжини каналу і порогової напруги росте підпороговий струм.

Зростання тунельного струму через підзаслінний діоксид силіцію є не єдиною перешкодою на шляху зменшення його товщини. З ростом тунельного струму збільшується статистичний розкид порогової напруги. Це пояснюється тим, що порогова напруга починає залежати від падіння напруги на омічному опорі заслону при проходженні через нього тунельного струму. При цьому в розкид порогової напруги вноситься компонента, пов'язана з розкидом опору заслону.

Тунельний струм через підзаслінний діелектрик товщиною 1,5 нм може бути істотно зменшений поліпшенням однорідності плівки, яку необхідно створювати на епітаксійно нарощеному нелегованому силіцію. Таким чином є можливість зменшення товщини підзаслінного діелектрика, фіксуючи тунельний струм. Розміри зерен матеріалу заслону теж впливають на однорідність діелектрика під заслоном.

Без змін у структурі транзисторів їхнє зменшення при збереженні робочої температури на рівні кімнатної призведе до уповільнення темпів зростання їх продуктивності. Розглянемо два типи змін: у структурі і матеріалах. Перше: існують структури, що допускають виготовлення транзисторів з меншою довжиною каналу. Друге: існують матеріали, що забезпечують вищу продуктивність при фіксованій довжині каналу.

При розробці нових технологій зменшення порогової напруги при зниженні довжини каналу є індикатором короткоканальних ефектів і одночасно істотною перешкодою на шляху скорочення розмірів транзисторних структур. Для зменшення впливу ефектів короткого каналу на зменшення транзисторів використовують зміну профілю легуючої домішки в основі як у горизонтальному, так і у вертикальному напрямку. У горизонтальному напрямку (уздовж каналу) створюють ореол навколо слабколегованих областей витоку і стоку, у вертикальному - неоднорідний розподіл домішки. Застосуванням ореола навколо слабколегованих продовжень областей витоку і стоку викликають ефект зворотний ефекту короткого каналу, коли зі зменшенням довжини каналу порогова напруга зростає. Ореол створюють йонним легуванням домішки того ж типу провідності, що й у кишені (бор або індій для n - канального транзистора і арсен для p - канального). Йонне легування можуть виконувати вертикально, але частіше - під кутом, для чого силіцієву пластину нахиляють на кут від 20 - 30 до 90 градусів, відносно йонного променя, щоб направити його під заслін. Ореол роблять на тім же етапі, що й неглибокі слабколеговані продовження витоку і стоку. Енергію імплантації вибирають досить великою, щоб збільшити глибину ореола.

Транзистори можна зменшити за рахунок застосування технології “силіцій на ізоляторі”, як це висвітлено вище. Застосування такої технології дозволило фірмі IBM зменшити розміри транзисторів на 30 %.

МДН - транзистори, виготовлені за технологією "силіцій на діелектрику" (СНД), є досить перспективними для створення мікропотужних і високошвидкісних СБИС із напругою живлення меншою 1 В. До переваг таких структур слід віднести простий процес їх ізоляції і високу щільність інтеграції. СНД - структури відрізняються високою радіаційною стійкістю і підвищеною надійністю при високих температурах. Транзистори високої якості створюють на плівках силіцію товщиною 8 нм. У сучасних НВІС, створених на СНД – структурах, затримка передавання сигналів у міжз’єднаннях уже перевищує затримку в вентилях.

Однієї із проблем виготовлення транзисторів на тонких плівках силіцію є високий послідовний опір областей витоку і стоку. Для його зменшення використають самосуміщений силіцидний процес, в якому використовують силіцид титану або кобальту. Проте, якщо товщина використовуваної плівки силіцію менша 20 нм, такий тонкий шар може бути повністю поглинений шаром силіциду і тоді площа контакту між силіцієм і силіцидом різко зменшиться, що призводить до зростання опору контакту. Для запобігання цього явища виконують локальне епітаксійне нарощування плівки силіцію над областями витоку і стоку або, навпаки, зменшують товщину силіцію над областями каналу. Структуру такого транзистора зображено на рис. 1.59. Транзистор має довжину каналу 40 нм, виготовлений за технологією СНД на тонкому шарі силіцію 11 нм. Шар вихідного силіцію на діелектрику мав питомий опір 3.10-2 Ом.м. Товщина ізолювального діоксиду силіцію дорівнює приблизно 100 нм і він вирощений на пластині n - типу з питомим опором 2.10-4 Ом.м. Області витоку і стоку створені в силіцієвому шарі товщиною 80 нм. Селективним травленням цієї плівки до товщини 11 нм була створена область каналу транзистора. При тонкому шарі силіцію в області каналу області витоку і стоку є досить товстими, що забезпечило їх низький омічний опір. Підзаслінний діоксид силіцію товщиною 4,7 нм вирощений у сухому оксигені. Формотворення заслону виконували електронно-променевою літографією з надвисокою роздільною здатністю. Для формування областей витоку і стоку n - типу в надтонкому шарі силіцію р - типу використали дифузію фосфору з фосфоро - силікатного скла, нанесеного на сформовану раніше структуру. Контакти до витоку, стоку і заслону виконані з алюмінію.

У сучасних транзисторів (90 нм) заслін із провідного полікристалічного силіцію відділений від каналу транзистора тонким шаром діоксиду силіцію (1,5 нм). Як відмічалося, мала товщина діелектрика необхідна не тільки для зменшення розмірів транзисторів, але і для його найвищої швидкодії.

Проте зворотною стороною такої конструкції є велика «прозорість» такого тонкого діелектрика для паразитних електронів просочування з заслону в канал. При функціонуванні ідеального транзистора струм не повинен протікати від заслона до витоку і стоку. У сучасних мікросхемах із сотнями мільйонів транзисторів на одному кристалі струми просочування заслонів є однією із проблем, що перешкоджають подальшому нарощуванню кількості транзисторів на кристалі. По оцінках у сучасних мікросхемах майже 40 % енергії споживаються струмами просочування.

Використання навих матеріалів. Створення нових матеріалів, придатних для використання в мікромініатюрних транзисторах, є одним із важливих напрямів забезпечення прогресу в зменшенні розмірів і покращенні параметрів.

У листопаді 2003 р. фахівці Intel об’явили про розроблення нового матеріалу для підзаслінного діелектрика з високою діелектричною проникністю (“highk” - матеріал), що буде застосовуватися замість використовуваного нині діоксиду силіцію, а також про нові металеві сплави, сумісні з новим діелектриком. Запропоновані матеріали знижують струм просочування заслону в 100 разів, що дозволило почати розроблення і впровадження технологічного процесу з проектною нормою 45 нанометрів.

Для зменшення струмів просочування через підзаслінний діелектрик його товщину необхідно збільшити до 3 нм. Щоб при цьому зберегти попередню питому крутість необхідно пропорційно збільшити відносну діелектричну проникність матеріалу діелектрика. Якщо проникність об'ємного диоксиду силіцію дорівнює 4, то бажаною величиною діелектричної проникності нового діелектрика можна вважати величину в межах 10 - 12. Матеріалів з такою діелектричною проникністю чимало, проте визначальним для його використання виступають фактори технологічної сумісності із силіцієм і особливості його нанесення на поверхню.

До складу мікросхеми динамічного запам’ятовувального пристрою з довільною вибірковістю входять мільйони конденсаторів, розміри яких настільки маленькі, що їх створення вимагає спеціальних матеріалів і технологій формування. Для останніх поколінь комірок пам’яті як матеріал діелектрика використовують діоксид цирконію, який наносять атомарними шарами на поверхню пластини. На поверхню створюваної структури наносять мономолекулярний шар чотирьоххлористого цирконію. Молекули приклеюються до поверхні, але не зв’язуються між собою і не утворюють хімічних зв’язків з основою. Утворену плівку обробляють водяним паром. Чотирьоххлористий цирконій на поверхні основи взаємодіє з водою, утворюючи мономолекулярний шар діоксиду цирконію. Повторюючи цей цикл, можна щоразу збільшувати товщину плівки на один мономолекулярний шар. Подібну технологію застосовують для створення підзаслінного діелектрика “highk”, розробленого Intel.

Впровадження Intel технології напруженого силіцію дозволило при фіксованій довжині каналу МДН – транзистора збільшити робочий струм на 25 %. Значно зросла швидкодія транзисторів при підвищенні собівартості виробництва лише на 2 %. Уперше цю технологію застосували в виробництві 90 - нанометрових процесорів Prescott і Dothan.

Технології формування напруженого силіцію в n - і p – канальних транзисторів комплементарних структур різні. Для n – канального транзистора використовують зовнішнє покриття області каналу з боку витоку і стоку шаром нітриду силіцію (Si3N4), який за рахунок механічних напруг на частки відсотка розтягує у напрямку протікання струму кристалічні ґратки силіцію під заслоном. Як наслідок, збільшуються міжатомна відстань і рухливість електронів. Робочий струм каналу зростає приблизно на 10%. У p – канального транзистора слабколеговані продовження областей стоку і витоку покриті сполукою силіцію з германієм (SiGe), яка стискає кристалічні ґратки силіцію під заслоном у напрямку протікання струму каналу. Рухливість дірок і робочий струм каналу зростає на 25%. Об’єднання обох технологій дає 20 – 30 – відсоткове збільшення струму. Таким чином, застосування технології “напруженого силіцію” в обох типах транзисторів призводить до значного підвищення продуктивності і дозволяє створювати менші транзистори наступних поколінь. У планах Intel - використовувати напружений силіцій для всіх майбутніх процесів аж до 22 – манометрового.

Нові технологічні операції. Зменшення розмірів елементів мікросхем вимагає вирішення проблем практично на кожній технологічній операції. Звичайна процедура видалення резисту і залишків продуктів травлення при перенесенні рисунка шаблону на чутливу до випромінювання плівку резисту значно ускладнюється при зменшенні розмірів елементів і відстані між ними. Під мікроскопом елементи топологічного шару, створеного у резисті, нагадують надзвичайно високі паралелепіпеди, розділені між собою вузькими щілинами. За таких співвідношень висоти фрагментів до ширини щілин традиційні проявники діють як в’язкі приливні хвилі, що знищують структуру рисунка і затримуються в вузьких манометрових щілинах. Для вирішення цієї проблеми співробітники Лос – Аламосської національної лабораторії (США) запропонували використовувати перегріту рідину. Наприклад, вуглекислий газ при значеннях тиску і температури вище критичної точки веде себе як рідина, але зберігає низьку в’язкість. Надкритичний діоксид вуглецю легко проникає під молекули і їх видаляє ефективніше будь – якого рідкого хімічного реагенту. Змішавши діоксид вуглецю із необхідним розчинником можна видаляти резист. Після проявлення достатньо знизити тиск до атмосферного і перегріта рідина випаровується як звичайний газ.

Області стоку і витоку створюють йонною імплантацією арсену або бору в силіцій. Після імплантовані атоми необхідно активізувати для убудування їх у кристалічні гратки силіцію. Активацію проводять при сильному нагріві пластини, який викликає небажану дифузію дифузантів у глибину силіцію. Щоб запобігти цьому явищу, необхідно температуру збільшувани з великою швидкістю, щоб встигав нагрітися лише тонкий поверхневий шар, який після швидко охолоне. У сучасних системах термооброблення швидкість зростання і спадання температури складає тисячі градусів на секунду. Атоми арсену і бору за температур термооброблення дифундують дуже швидко і області стоку – витоку створюються глибокими, що стримує швидкодію транзисторів. Вирішують цю проблему лазерним тепловим обробленням, яке змінює температуру нагріву із швидкістю п’ять мільярдів градусів на секунду і практично запобігає небажаній дифузії.

Розвиток технологій мікроелектроніки і основні використовувані матеріали наведені в табл. 1.6.

 

Таблиця 1.6. Розвиток технологіймікроелектроніки і матеріали

 

Впровадження в виробництво, рік
Проектні норми 0,25 мкм 0,18 мкм 0,13 мкм 90 нм 65 нм 45 нм 32 нм 22 нм
Розмір пластини, мм 200/300
Провідники Al Al Cu Cu Cu Cu Cu -
Канал Si Si Si Напр.Si Напр.Si Напр.Si Напр.Si Напр.Si
Підзаслінний діелектрик SiO2 SiO2 SiO2 SiO2 SiO2 High-k High-k High-k
Матеріал заслону Полікр. Si Полікр. Si Полікр. Si Полікр. Si Полікр. Si Метал Метал Метал

 



Последнее изменение этой страницы: 2016-04-23; Нарушение авторского права страницы; Мы поможем в написании вашей работы!

infopedia.su Все материалы представленные на сайте исключительно с целью ознакомления читателями и не преследуют коммерческих целей или нарушение авторских прав. Обратная связь - 3.236.98.69 (0.019 с.)