Технологічні процеси виробництва біполярних мікросхем із ізоляцією елементів діелектриком

 

Ізоляція елементів діелектриком забезпечує кращі електричні параметри мікросхем.

Технологія виробництва біполярних ІМС із діелектричною ізоляцією передбачає створення кристалів, в яких кожен елемент повністю ізольований шаром діелектрика. В залежності від використовуваного матеріалу для ізоляції та способів можливих технологічних реалізацій розроблені такі ТП:

- меза - планарно – епітаксійна (планарна) технологія із ізоляцією діелектриком і застосуванням полісиліцію (EPIC – технологія);

- меза - планарно – епітаксійна технологія із ізоляцією склом, ситалом або керамікою;

- меза – планарно – епітаксійна технологія із ізоляцією V – подібними канавками, створеними анізотропним травленням силіцію (VIP – технологія);

- меза - планарно – епітаксійна технологія “силіцій на сапфірі” (СНС);

- меза - планарно – епітаксійна технологія “силіцій на діелектрику” (СНД).

1. Меза - планарно – епітаксійна (планарна) технологія із ізоляцією діелектриком і застосуванням полісиліцію (EPIC – технологія). У цій технології елементи мікросхем ізолюють плівкою діелектрика (діоксида силіцію) з використанням полікристалічного силіцію як матеріалу носійної конструкції.

Схема технологічного процесу виробництва інтегрованих мікросхем за EPIC - технологією зображена на рис. 1.12. Вихідною основою є силіцієва пластина n - типу провідності, на поверхню якої наносять монокристалічний епітаксійний шар n ⁺ - типу провідності (рис. 1.12, а). На поверхню епітаксійної плівки осаджують плівку нітриду силіцію (Si₃N₄) і виконують першу фотолітографію. Відкривають вікна в плівці нітриду силіцію під майбутні ізолювальні області (рис. 1.12, б)

На поверхні пластини створюють меза – структури. Крізь відкриті вікна в Si₃N₄ виконують хімічне або плазмо – хімічне травлення силіцію на глибину до 15 мкм (рис. 1.12, в). Знімають із поверхні пластини плівку нітриду силіцію, виконують хімічне очищення поверхні і термічно вирощують або осаджують плівку діоксиду силіцію товщиною приблизно 2 мкм (рис. 1.12, г).

На поверхню оксидної плівки наносять шар високоомного полісиліцію товщиною біля 200 мкм (рис. 1.12, д). Протилежну поверхню пластини зішліфовують до поверхні полісиліцію в ізолювальних областях (рис. 1.12, е). Після виконання зазначених ТО у полісиліцієвій основі створено ізольовані діелектриком монокристалічні області n ⁺- n – типу. Для покращення ізоляції елементів ізоляційний шар діоксиду силіцію заміняють шаром нітриду силіцію або подвійним шаром SiO₂ - Si₃N₄.

У ізольованих областях n ⁺- n – типу на наступних технологічних операціях дифузією або йонною імплантацією створюють області бази, а після – області емітерів, виконують металізацію і формують систему комутаційних провідників (рис. 1.12, є). Розглянутий технологічний процес характеризують як меза – епітаксійно – планарний. Топологія таких транзисторів не відрізняється від топології планарно – епітаксійних транзисторів із заглибленим n ⁺ - шаром (рис. 1.5), у яких ізолювальні p ⁺ - області замінені діелектричними областями із діоксиду силіцію і заповнені полісиліцієм. Немає також провідників, які подають напругу на ізолювальні області у попередній конструкції.

Поряд із розглянутим процесом розроблено декілька його модифікацій, які дозволяють створювати комплементарні біполярні інтегровані мікросхеми (рис. 1.13). Як основу для виготовлення мікросхем використовують силіцій p – типу провідності. Поверхню силіцію оксидують, виконують фотолітографію, відкривають вікна в SiO₂ для проведення глибокої дифузії (рис.1 13, а). Виконують дифузію донорної домішки на глибину до 15 мкм. Знімають діоксид силіцію і на поверхню пластини осаджують нітрид силіцію. Виконують фотолітографію, відкривають вікна під розділювальні області і проводять глибоке видалення силіцію із незахищених областей (рис. 1.13, в). Знімають нітрид силіцію із поверхні пластини і виконують оксидування. На поверхню пластини осаджують полікристалічний силіцій (рис. 1.13, г). Із протилежного боку виконують шліфування пластини до рівня монокристалічних областей n - і p – типу провідності, у яких створюють p – n – p - і n – p – n – транзистори (рис. 1.13, д).

Інтегровані мікросхеми, виготовлені за EPIC – технологією мають хороші електричні параметри, стійкі проти радіації, але дорогі. EPIC – технологія є досить складною і трудомітською. До недоліків можна віднеси також низьку ступінь інтеграції виготовлених за цією технологією мікросхем.

2. Меза - планарно – епітаксійна технологія із ізоляцією склом, ситалом або керамікою. Для зменшення недоліків попередньої технології розроблено технологію виготовлення біполярних мікросхем, у яких полікристалічний силіцій замінено на скло, ситал або кераміку. Такого типу процеси мають загальну назву “силіцій у діелектрику”. Схема технологічного процесу виробництва мікросхем із ізоляцією елементів склом зображена на рис. 1.14. Інтегровані мікросхеми створюють у силіцієвій пластині p – типу провідності, на поверхні якої нанесено двошарову епітаксійну структуру: шар n⁺ - типу і шар n - типу (рис. 1.14, а). У епітаксійному шарі n – типу за пранарно – епітаксійною технологією створюють транзисторні структури (рис. 1.14, б). На пластину із створеними елементами наносять шар нітриду силіцію, виконують фотолітографію і відкривають вікна в місцях майбутніх ізолювальних областей. Через вікна виконують глибоке травлення силіцію. На поверхні пластини виникають меза – структури, у кожній із яких знаходиться одна транзисторна структура (рис. 1.14, в).

Із поверхні пластини знімають нітрид силіцію. Пластину з боку меза - структур наклеюють на допоміжну пластину (рис. 1.14, г), а з протилежного боку зішліфовують до рівня створених меза – структур (рис. 1.14, д). На бік конструкції, протилежний до допоміжної пластини наносять ізолювальний діелектрик, товщиною біля 200 мкм (рис. 1.14, е). Знімають допоміжну пластину, на поверхню транзисторних структур наносять діоксид силіцію, відкривають вікна під контакти до областей транзисторів, виконують металізацію і формотворення провідників (рис. 1.14, є).

Топологія транзисторних структур за цією технологією подібна до топології планорно – транзисторних структур, розглянутих вище.

3. Меза – планарно – епітаксійна технологія із ізоляцією V – подібними канавками, створеними анізотропним травленням силіцію. У розглянутих технологічних процесах виробництва біполярних мікросхем розміри ізолювальних областей навколо транзисторів залежать від вибраного методу травлення монокристалічного силіцію. Якщо використовують методи ізотропного хімічного травлення, то розміри ізолювальних розділювальних областей будуть великими і одночасно буде зменшуватися густина упакування елементів на кристалі. З метою зменшення площі ізолювальних областей, які утворюються при травленні монокристалічного силіцію, розробили метод і технологію вертикального анізотропного травлення. Метод базується на тому, що травлення силіцію з кристалографічною орієнтацією площини (100), відбувається швидше, ніж для площини (111). Тому розділювальні області утворюються V – подібної форми і мають площу меншу, ніж подібні для EPIC – технології. Схема технологічного процесу зображена на рис. 1.15. На силіцієву пластину n – типу провідності наносять монокристалічний епітаксійний шар n⁺ – типу провідності і плівку нітриду силіцію. Виконують фотолітографію і відкривають вікна під ізолювальні області (рис. 1.15, а). Через вікна в нітриді силіцію проводять анізотропне травлення силіцію. В процесі травлення силіцію утворюються V – подібні канавки, бокові стінки яких мають кристалографічну орієнтацію (111) і розміщені під кутом 54,74^о до поверхні пластини, що має орієнтацію (100). Глибина канавки L залежить від ширини вікна (рис. 1.15, б).

Із поверхні пластини знімають нітрид силіцію, виконують хімічне очищення пластини і проводять термічне оксидування поверхні. Поверхня пластини і бокові стінки канавки вкриваються діоксидом силіцію. На оксидну плівку осаджують шар полікристалічного силіцію товщиною біля 200 мкм (рис. 1.15, в). Протилежний бік пластини зішліфовують до рівня вершин V – подібних канавок (рис.1.15, г). На поверхні пластини утворюються монокристалічні області n - n⁺- типу, ізольовані від полікристалічної силіцієвої підложки і один від одного термічно нарощеним діоксидом силіцію. Полікристалічний силіцій забезпечує механічну міцність інтегрованої мікросхеми. Полікристалічний силіцій добре узгоджений за температурним коефіцієнтом лінійного розширення із монокристалічним силіцієм, тому він витримує високотемпературні ТО наступного технологічного циклу.

Критичною ТО для всіх розглянутих технологічних процесів виробництва біполярних мікросхем із ізоляцією діелектриком є зішліфовування силіцієвих пластин до рівня створених транзисторних структур. У розглянутій технології – це до рівня відкривання вершин V – подібних канавок. Якщо прикоротити шліфування раніше, n – області залишаться електрично з’єднані між собою, якщо продовжити шліфування довше, ніж потрібно, n – області стануть надто тонкими або навіть повністю зникнуть.

Епітаксійний шар n⁺ – типу, який був на поверхні пластини n – типу, тепер знаходиться на дні ізольованих областей n - n⁺ – типу. Він виконує функції заглибленого шару, призначеного для зменшення послідовного опору колектора n+ - p – n – транзистора. Наступні ТО виготовлення ІМС виконують у тій же послідовності, що і операції з виготовлення мікросхем із ізоляцією елементів обернено зміщеними p – n – переходами (рис. 1.15, д).

Виробництво мікросхем із діелектричною ізоляцією дорожче, ніж мікросхем із ізолювальними p – n – переходами. Але діелектрична ізоляція має більше переваг у виробництві високовольтних і радіаційно стійких ІМС. Діелектрична стійкість діоксиду силіцію складає приблизно 600 В/мкм. Тому за товщини діоксидного шару 0,5 мкм напруга пробивання між ізольованою n – областю і основою складатиме приблизно 300 В. Для порівняння, в мікросхемах із ізолювальними p – n – переходами напруга пробивання між n – областю і основою не перевищує 50 В. Тому застосування діелектричної ізоляції дає можливість створювати високовольтні транзистори і діоди.

Іонізуючі випромінювання (рентгенівське або гама – випромінювання) створюють у силіції велику кількість надлишкових вільних електронів і дірок. Рентгенівське випромінювання має енергію більше 100 еВ, а гама – випромінювання – більше 100 кеВ. Для генерації електронно – діркової пари в силіції необхідна енергія 1,1 еВ. Тому зрозуміло, що такі випромінювання здатні генерувати велику кількість вільних електронів і дірок. Ці надлишкові носії значно збільшують зворотні струми p – n – переходів. У мікросхем із ізолювальними p – n – переходами під дією імпульсу іонізуючого випромінювання виникають значні кидки струму. Мікросхеми із діелектричною ізоляцією стійкіші проти іонізуючого випромінювання, що забезпечується діелектричним шаром між областями n - типу і полікристалічною основою.

Інтегровані мікросхеми із ізоляцією склом мають ще кращі ізолювальні можливості і вищі електричні параметри.

4. Меза - планарно – епітаксійна технологія “силіцій на сапфірі” (СНС) або шпінелі. З огляду на вимоги до сучасних інтегрованих мікросхем ця технологія відноситься до перспективних, але висока вартість виробництва мікросхем обмежуватиме її використання. На рис. 1.16 зображено структуру біполярного транзистора, виготовленого за такою технологією.

На основі із сапфіру 1 вирощують епітаксійні монокристалічні шари силіцію 2 n ⁺- типу і 3 n - типу провідності. Товщина шарiв не перевищує 1 - 2 мкм. Локальним оксидуванням епітаксійних плівок на всю глибину створюють монокристалічні острівці із двошаровою структурою (меза – структури), ізольовані між собою діоксидними ізолювальними областями 7. У кожному з острівців за планарною технологією формують області: бази 4, емітера 5, контакту до області колектора 6 і комутаційні провідники.

На межі розділювання силіцій – сапфір з причин неузгодженості їх кристалічних граток і неоднакових коефіцієнтів лінійного розширення у шарі силіцію товщиною приблизно 1 мкм виникають значні механічні напруження, які приводять до структурних дефектів. Як наслідок, значно зменшується тривалість життя неосновних носіїв заряду в силіції біля сапфірової основи. Це явище може виступати одним із обмежувальних факторів використання такої технології для виробництва біполярних мікросхем, але така технологія широко використовується для виробництва метал – діелектрик – напівпровідник (МДН) ІМС. Особливо корисна ця технологія для виробництва комплементарних МДН (КМДН) мікросхем, що буде розглянуто в наступному параграфі. Використання діелектричної основи значно зменшує паразитну ємність і, як наслідок, - зростає швидкодія мікросхем.

5. Меза – планарно – епітаксійна технологія “силіцій на діелектрику” (СНД). Технологія силіцій на діелектрику дозволяє наносити тонкий монокристалічний шар силіцію на поверхню діоксидної плівки. На поверхню першого монокристалічного шару наносять другий і в такій двошаровій структурі створюють біполярні структури. Деякі характерні технологічні операції цієї технології зображені на рис. 1.17.

На поверхні силіцієвої пластини термічно нарощують високоякісну плівку діоксиду силіцію. Фотолітографією відкривають вікна в діоксиді силіцію, які мають форму канавки, що проходить через усю пластину, або замкнених областей, що оточують острівці SiO₂ (рис. 1.17, а). Виконують хімічне осаджування силіцію із газової фази. На поверхні силіцію в канавках нарощується монокристалічна, а на поверхні діоксиду силіцію – полікристалічна плівка (рис. 1.17, б). У нанесеній плівці виконують направлену рекристалізацію за допомогою сканування лазерним або електронним променем або полосковим резистивним нагрівачем. Ті області нанесеної плівки, що безпосередньо контактують із силіцієвою основою, виконують роль центрів кристалізації, від яких починається рекристалізація полікристалічної плівки. З рухом зони нагріву монокристалізація плівки силіцію поширюється від центрів кристалізації до областей плівки, що знаходяться над діоксидною плівкою. В результаті рекристалізації на поверхні пластини утворюється тонкий монокристалічний шар силіцію, на який на наступних технологічних операціях наносять монокристалічні шари необхідного типу і рівня провідності (рис. 1.17, в). Для ізоляції елементів (біполярних транзисторів, резисторів і ін.) використовують ТО глибокого оксидування на всю товщину двошарових епітаксійних структур до діоксидного шару. У сформованій меза – структурі планарною технологією створюють область бази, емітера, контакт до області колектора і систему провідників (рис. 1.17, г).

Різновидом технології “силіцій на діелектрику” є технологія горизонтального епітаксійного зарощування. Як і для СНС – технології, на поверхні монокристалічної пластини силіцію термічно нарощують шар діоксиду силіцію, в якому відкривають вікна, що мають форму канавки через усю пластину або форму замкнених контурів навколо областей діоксида силіцію. На поверхню пластини осаджують із газової фази силіцій із наступним газовим травленням. На поверхні силіцію утворюються монокристалічні плівки, а на поверхні діоксиду силіцію – полікристалічні. При газовому травленні відбувається переважно видалення полісиліцію. Після виконання одного цикла газового травлення на поверхні пластини залишаються області монокристалічного силіцію, вирощеного на вільній від SiO₂ поверхні. Таких циклів осаджування – травлення виконують декілька. На наступних циклах монокристалічні острівці силіцію починають розростатися в горизонтальному напрямі, вкриваючи оксидовану поверхню. Оскільки полікристалічний силіцій у кожному циклі видаляється, то згодом створюється якісна монокристалічна плівка. Області монокристалічної плівки, що знаходяться над діоксидною плівкою, є гетероепітаксійними, але такі параметри плівки, як рухливість або тривалість життя носіїв такі як для гомоепітаксійних шарів. Тому така технологія створення високоякісних монокристалічних шарів використовується для виготовлення біполярних і польових ІМС.

Для створення структур “силіцій на діелектрику” в сучасних технологічних процесах виробництва інтегрованих мікросхем використовують іонну імплантацію оксигену на необхідну глибину. Після термічного оброблення у глибині напівпровідникової пластини утворюється суцільний діоксидний шар, який ізолює монокристалічний шар силіцію на поверхні від монокристалічної основи. Поверхневий монокристалічний шар силіцію глибоким оксидуванням розділяють на окремі кишені, в яких створюють елементи мікросхем.

Конструкцiї бiполярних транзисторiв із дiелектричною iзоляцiєю вiдрiзняються вiд конструкцiй із ізоляцією обернено зміщеним p – n – переходом тим, що транзистори розмiщують у меза – структурах, iзольованих зi всiх бокiв і вiд основи дiелектричним шаром. Якiсть такої iзоляцiї значно вища. Струми просочування крiзь дiелектрик багато меншi, нiж крiзь p – n - перехiд при його зворотному змiщеннi. Оскільки дiелектрична проникнiсть діоксиду силіцію в 4 рази менша нiж силіцію, питома ємнiсть дiелектричної iзоляцiї менша.

Технології виготовлення біполярних ІМС із повною діелектричною ізоляцією застосовують для виготовлення ІМС малих і середніх ступіней інтеграції, до яких ставлять особливі вимоги щодо радіаційної стійкості та електричної ізоляції на високих частотах, або для створення ІМС високого ступеня інтеграції з доброю ізоляцією елементів.

Розглянуті технологічні процеси виробництва бiполярних мiкросхеми з дiелектричною iзоляцiєю елементів перспективні для аналогових ІМС (диференційних і операційних підсилювачів), а також надвисокочастотних інтегрованих мікросхем, у яких струми просочування повинні бути малими. Використовують їх для виробництва ІМС для спецiальних систем із пiдвищеною радiацiйною стiйкiстю.