Технологічні процеси виробництва біполярних мікросхем із комбінованою ізоляцією елементів

 

Технологія виготовлення біполярних ІМС із комбінованою ізоляцією забезпечує створення елементів мікросхем із ізоляцією їх горизонтальних меж p - n - переходами і ізоляцією вертикальних бічних меж діелектриком. Для бічної ізоляції використовують діоксид і нітрид силіцію.

Основні ТП виготовлення ІМС із комбінованою ізоляцією:

- ізопланарна технологія;

- поліпланарна технологія.

1. Ізопланарна технологія. Ізопланарна технологія базується на використанні силіцієвих пластин p – типу провідності із тонким (2 – 3 мкм) епітаксійним шаром n - типу, який локальним оксидуванням на всю глибину, розділяють на окремі острівці силіцію, ізольовані між собою діоксидом силіцію. Між кожним острівцем n – типу і спільною основою p – типу існує p - n – перехід, який при функціонуванні мікросхеми необхідно зміщувати зворотно. Тому такий тип ізоляції елементів називають комбінованою ізоляцією. Замінивши ізолювальні області, p⁺ – типу як у планарно – епітаксійній технології із ізоляцією обернено зміщеним p - n – переходом, на області заповнені діелектриком, удалося зменшити ємність колектор – основа і збільшити напругу пробивання цього ізолювального переходу.

Ізопланарну технологію використовують для виготовлення інтегрованих мікросхем транзисторно – транзисторної логіки, емітерно – сполученої логіки і ін. Вона є перспективною для виготовлення швидкодійних напівпровідникових ІМС і запам’ятовувальних пристроїв. Але головною перевагою ізопланарної технології є збільшення щільності упакування елементів мікросхем, якої досягають завдяки можливості безпосереднього контактування областей бази, емітера і колектора до ізолювальних областей. Розроблено декілька різновидів ізопланарної технології: “Ізопланар І”, “Ізопланар ІІ” і “Ізопланар S”.

Схема технологічного процесу "Ізопланар І" зображена на рис. 1.18. Як вихідний матеріал використовують силіцієві пластини p - типу провідності з низьким рівнем легування, що мають кристалографічну орієнтацію поверхні (100) або (111). Виконують термічне оксидування поверхні, проводять першу фотолітографію, відкривають вікна у діоксиді силіцію для локалізації заглиблених областей n ⁺ - типу (рис. 1.18, а).

Іонною імплантацією арсену або стибію через відкриті вікна в діоксиді силіцію створюють заглиблені n ⁺ - області. Оскільки в процесі імплантації виникають радіаційні дефекти, то з метою відновлення монокристалічної структури в областях n ⁺ - типу виконують термічне оброблення пластин у окислювальній атмосфері. Одночасно відбувається оксидування поверхні для створення віддзеркалюючої межі для домішки, перерозподілення легуючої домішки в глибину пластини і убудування домішки в кристалічну гратку напівпровідника (рис. 1.18, б).

Із поверхні пластин видаляють діоксид силіцію, виконують хімічне очищення і нарощують монокристалічний епітаксійний шар силіцію n - типу з низьким рівнем легування (рис. 1.18, в). Заглиблений низькоомний шар n ⁺ - типу призначений для зменшення опору колектора (шунтує область колектора) і зменшує розсіювану в ньому потужність. Епітаксійний шар силіцію n - типу з низьким рівнем легування зменшує ємність p – n - переходу база – колектор, покращуючи частотні властивості транзистора і збільшуючи напругу пробивання колектор - база.

На поверхні пластини створюють двошарову захисну структуру із діоксиду силіцію і нітриду силіцію (рис. 1.18, г). Шар нітриду силіцію товщиною 100 нм використовують для створення маски, через яку на наступній технологічній операції виконають оксидування епітаксійного шару силіцію. Шар діоксиду силіцію товщиною 50 нм є проміжним між Si₃N₄ і силіцієм і призначений для зменшення числа дефектів у силіції. Виконують фотолітографію для визначення положення ізолювальних областей транзистора.

Із незахищених фоторезистом областей пластини видаляють двошаровий діелектрик. Видалення нітриду силіцію реалізують плазмо – хімічним травленням у газовій суміші SiF₄/O₂ через фоторезистну маску (рис. 1.18, д). Показник травлення нітриду силіцію відносно силіцію 5: 1, а відносно діоксиду силіцію –50: 1. Діоксид силіцію видаляють плазмовим або хімічним травленням. Перевагу в сучасних технологіях віддають плазмовому травленню.

Знімають фоторезистну маску із поверхні пластини, виконують очищення пластини і через маску із Si₃N₄ /SiO₂ реалізують плазмове травлення епітаксійної плівки. Глибина травлення залежить від товщини нарощуваної в ізолювальних областях плівки SiO₂. Якщо товщина SiO₂ у ізолювальній області l _ox, то глибина травлення дорівнює 0,56× l _ox У відкриті вікна виконують йонну імплантацію бора для створення областей, що обмежуватимуть проникнення канала під товстий шар діоксида силіцію в ізолювальних областях (рис. 1.18, е). За технологією локального оксидування силіцію (LOCOS) через маску із нітридну силіцію виконують термічне нарощування SiO₂ в ізолювальних областях (рис. 1.18, є). Тривалість процесу вибирають такою, щоб весь епітаксійний шар, не захищений нітридом силіцію, оксидувався на всю товщину. Із поверхні пластини селективно видаляють нітрид силіцію, залишаючи неушкодженим шар SiO₂. Збільшення рівня легування основи під ізолювальними областями не допускає виникнення інверсії типу провідності напівпровідника і можливого електричного з’єднання заглиблених n ⁺ - шарів.

Таким чином, для кожного із транзисторів створюють дві області (кишені) із структурами n - n ⁺ - типу, ізольовані з боків шаром діоксиду силіцію і з'єднані між собою n ⁺ - заглибленою областю.

На наступній ТО на поверхню пластини наносять фоторезист, виконують фотолітографію, відкриваючи вікна в фоторезистній масці над областями баз. Проводять іонну імплантацію бора для формування базових областей транзистора. Імплантацію виконують через плівку діоксиду силіцію, тому процес каналювання іонів домішки слабшає і зникає необхідність у проведенні наступного термічного післяімплантаційного оброблення пластин в окислювальній атмосфері (рис. 1.18, ж). Починаючи з цього етапу, високотемпературні чи тривалі термооброблення не виконують для збереження мілких р – n - переходів, необхідних при створенні надвеликих інтегрованих мікросхем. Із поверхні пластини знімають фоторезистну маску.

Створюють контактні вікна до областей емітера, колектора і бази, які відкривають одночасно за допомогою одного фотошаблона. Для цього на поверхню пластини наносять фоторезист і проводять фотолітографію, створюючи фоторезистну маску з відкритими вікнами. Рисунок маски із фоторезисту переносять на шар діоксиду силіцію (рис. 1.18, з). У цій схемі технологічного процесу формотворення транзистора відстань між емітерним і базовим контактами не залежить від ТО суміщення відповідних контактів, а визначається мінімальною відстанню між контактами, що задана фотошаблоном. Площа такого транзистора буде відносно малою і, як наслідок, зменшується опір пасивної області бази. Із поверхні пластини знімають фоторезист.

Формують емітер і високолеговану область колектора (рис. 1.18, і). На поверхню пластини наносять фоторезист і фотолітографією відкривають у необхідних місцях вікна. Площа емітера обмежена розміром розкритого в діоксиді вікна. Області створюють йонною імплантацією низькоенергетичними іонами арсену для зменшення глибини їхнього проникнення в напівпровідника. Знімають фоторезист, виконують очищення поверхні пластини і домішку перерозподіляють на бажану глибину. Діоксидну плівку, що нарощується над областями емітера і колектора, видаляють у розведеному розчині фтористоводневої кислоти (HF).

Далі на поверхню пластини наносять шар Si₃N₄, що захищатиме поверхню транзистора від проникнення рухливих іонів натрію. Виконують фотолітографію, відкривають вікна в нітриді силіцію для створення контактів до областей емітера, бази і колектора. Процес розкриття вікон у інших схемах ТП здійснюють з застосуванням самосуміщення. Для цього проводять електрохімічне оброблення нітриду силіцію. У місцях контакту з силіцієм Si₃N₄ анодуванням перетворюється в діоксид силіцію, який видаляють у розчині фтористоводневої кислоти, а в місцях контакту з SiO₂ нітрид силіцію залишається незмінним.

На заключному етапітехнологічного процесувиконують металізацію і формотворення провідникової системи. Як контактний шар при металізації використовують силіцид платини (PtSi), а верхній шар металізації створюють із TiPtAu. Поверхню кристала покривають діоксидом силіцію і тонким шаром фосфоросилікатного скла. Фотолітографією відкривають вікна над зовнішніми контактними площинками кристала (рис. 1.18, и).

Технологічний процес “Ізопланар І” дозволяє створювати структури з емітерними областями, які боковими поверхнями контактують із ізолювальними областями, легування яких не відбувається, але послаблюються вимоги до точності суміщення областей. Базові області створюють йонною імплантацією по всій площі емітерно – базових кишень, що спрощує процес виробництва. Приконтактні n ⁺ - області колекторів розміщені в самостійних областях (кишенях), з’єднаних із емітерно – базовими кишенями заглибленими n ⁺ - областями.

Зваживши на високу вартість біполярних інтегрованих мікросхем із ізоляцією елементів діелектриком, основним методом iзоляцiї елементiв сучасних біполярних IМС є метод комбiнованої iзоляцiї, який поєднує iзоляцiю дiелектриком i p – n - переходом. В такiй структурi значно зменшено площу транзистора та виключено паразитний транзистор, який виникає в структурi епiтаксiйно-планарного транзистора з iзоляцiєю обернено змiщеним p – n -переходом.

Структура і топологія біполярного транзистора, створеного за iзопланарною технологією, зображена на рис. 1.19. Бокову поверхню біполярного транзистора iзолюють шаром діоксиду силіцію 2, а дно - зворотно змiщеним p – n - переходом. Для iзоляцiї одного біполярного транзистора вiд iнших, пiд зовнiшньою iзолювальною областю 2 по периметру транзистора створюють протиканальнi областi p⁺ -типу. Селективне оксидування силіцію виконують таким чином, щоб нижня границя областей 2,8 досягла заглибленого шару 4, а верхня - вiдновила плоску поверхню пластини. Внутрiшня iзолювальна область 8 вiддiляє контакт 7 до областi колектора вiд бази, чим забезпечує самосумiщення областi бази 5 з областю колектора 3. Боковi межі бази 5 сумiщенi із межами iзолювальних областей iз дiоксиду силіцію 2,8 i база формується по всiй площинi колектора 3 без створення спецiальної маски перед цією ТО. Три боки емiтерної областi 6 (за винятком четвертої поверненої до базового контакту) самосумiщенi із базовою областю. Головна перевага ізопланарного транзистора в тому, що при однаковiй площi емiтерних областей планарно - епітаксійного і ізопланарного транзистора, загальна площа транзистора з урахуванням iзолювальної областi на порядок менша площi планарно - епітаксійного транзистора. Значно зменшенi площi колекторного і iзолювального переходiв i, вiдповiдно, їх бар'єрнi ємностi.

На рис. 1.20 проілюстровано удосконалення структури біполярного транзистора при переході від планарної технології (рис. 1.20, а) до “Ізопланар І”(рис. 1.20, б) і “Ізопланар ІІ” (рис. 1.20, в). Конструкція біполярного транзистора, виготовленого за удосконаленою технологією “Ізопланар ІІ” зображена на рис. 1.20, в. Весь транзистор створюють в одній кишені. Контакт колектора до заглибленої n ⁺ - області виконують глибокою імплантацією донорної домішки на всю товщину епітаксійного шару n – типу.

Удосконалення ізопланарної технології призводить до зміни топології транзистора і його геометричних розмірів (рис. 1.21).. Площа транзистора, виконаного за технологією “Ізопланар ІІ”, зменшилась більше ніж на 70 % у порівнянні із площею звичайного планарного транзистора і більше ніж на 40 % у порівнянні із транзистором, виконаним за технологією “Ізопланар І”. Наступного зменшення розмірів було досягнуто при розробленні технології “Ізопланар S”. При цьому термін затримки на один вентиль емітерно – сполученої логіки, створеної за технологією “Ізопланар S”, зменшився в 1,75 раз у порівнянні з технологією “Ізопланар ІІ”. Із зменшенням розмірів транзисторів зменшується споживана і розсіювана ними потужність, тому в одному кристалі стало можливим розмістити більшу кількість вентилів. За технологією “Ізопланар ІІ” фірмою Fairchild була розроблена серія мікросхем 100К емітерно – сполученої логіки. Для мікросхем малого ступеня інтеграції затримка передавання сигналу на один вентиль цієї серії складає 750 пс за споживаної потужності 40 мВт. Для ІМС середнього ступеня інтеграції затримка внутрішніх вентилів складає менше 500 пс за споживаної потужності 10 мВт. Вентилі, розроблені на основі технології “Ізопланар S”, мають затримку 400 пс. Застосування подібної технології фірмою Motorola для виробництва мікросхем серії 10К дозволило зменшити термін затримки передавання сигналу з 2 нс до 1 нс без збільшення споживаної потужності.

2. Поліпланарна технологія. В основу поліпланарної технології покладенено технологію вертикального анізотропного травлення силіцію з орієнтацією (100), що дозволяє формувати в епітаксійному шарі V-подібні розділювальні ізолювальні області для створення діелектричної бічної ізоляції елементів мікросхем. Розрізняють два різновиди цієї технології: V - АТЕ - процес і VIP - процес.

Для виробництва інтегрованих мікросхем за VIP – процесом використовують силіцієві пластини р - типу провідності з кристалографічною орієнтацією поверхні (100). Схема технологічного процесу виробництва біполярних мікросхем за поліпланарною технологією VIP – процесом зображена на рис. 1.22. У приповерхневій області пластини йонною імплантацією або дифузією донорної домішки у визначених топологією місцях створюють n ⁺ - області з високим рівнем легування. Після цього на поверхні нарощують монокристалічний епітаксійний шар n – типу з низьким рівнем легування. Йонною імплантацією акцепторної домішки (бору) створюють базові області (рис. 1.22, а). Потім на поверхні пластини термічним оксидуванням нарощують тонкий шар діоксиду силіцію і осаджують приблизно в двічі товщий шар нітриду силіцію. Виконують фотолітографію, відкривають вікна у подвійному шарі діелектрика (SiO₂ і Si₃N₄) і анізотропним травленням створюють V – подібні канавки на всю глибину епітаксійного шару (рис. 1.22, 6). Із поверхні пластини селективним травленням знімають нітрид силіцію, а поверхню пластини і V – подібних канавок захищають подвійним шаром SiO₂ - Si₃N₄ (рис.1.22, в).

На пластину осаджують полікристалічний силіцій, який заповнює V – подібні канавки. Виконують планаризацію поверхні поліруванням пластини до шару нітриду силіцію. Поверхня пластини стає рівною, що підвищує якість і надійність внутрішньосхемних з’єднань (рис. 1.22, г). Після цього створюють високолеговані області емітера і приконтактні області колектора n ⁺-типу. Завершують процес металізацією і формотворенням провідників для чого використовують алюміній (А1) чи тришарову систему провідників TiPtАu. Поверхню кристалів захищають двошаровою системою діоксид силіцію – фосфорносилікатне скло. У захисному шарі відкривають вікна над зовнішніми контактними площинками кристала (рис. 1.22, д).

Поліпланарна технологія V - АТЕ відрізняється від VIP-процесу тим, що V – подібні канавки не заповнюють полікристалічним силіцієм і не виконують планаризацію поверхні пластини. Тому поверхня має рельєфну структуру.

Поліпланарна технологія забезпечує створення ІМС, що за питомою щільністю розміщення елементів на кристалі і за електричними характеристиками подібні до мікросхем, виготовлених за ізопланарною технологією, але мають меншу площу ізоляції. Однак ці процеси мають більшу трудомісткість. VIP – процес забезпечує більший відсоток виходу придатних мікросхем і меншу їх вартість.

Поліпланарну технологію застосовують для виготовлення цифрових біполярних ІМС, в тому числі надвеликих інтегрованих мікросхем (НВІС) із інжекційним живленням. Цю технологію використовують для виробництва польових мікросхем на транзисторах метал – діелектрик – напівпровідник.

В розвитку сучасних технологій і конструкцiй біполярних транзисторів видiляють три особливостi: самосумiщення областей транзистора, iзоляцiю транзистора глибокими канавками, полiсиліцієві емiтерний i базовий контакти.

Структуру біполярного транзистора, виготовленого за технологією з одномiкрометровими топологiчними нормами зображено на рис. 1.23. Завдяки самосумiщенiй структурi та iзоляцiї глибокими канавками 1 зменшена площа i робота перемикання транзистора, збiльшена ступiнь iнтеграцiї, а використання полiсиліцієвих контактiв 3, 5 зменшило вертикальнi розмiри БТ за високого коефiцiєнта передавання струму. Області бази і емітера створюють йонною імплантацією. Якщо зменшувати вертикальні розмiри iнтегрованих транзисторних структур, виникає ряд проблем. Перша з них у тому, що в розглянутих ранiше конструкцiях пасивна та активна областi бази формувались на однiй операцiї. За глибини бази менше 0,5 мкм та використаннi вiдомих ТО поверхневий опiр бази буде 1×n кОм/, що є надто великим для швидкодiйних IМС. У структурi БТ глибина бази 4 менша 0,5 мкм, а емiтера - 0,1 мкм. В активнiй областi бази 4 (пiд емiтером) концентрацiя домiшки низька. Це дозволяє збiльшити коефiцiєнт передавання транзистора, але при цьому зменшується пробивна напруга емiтер - колектор. У пасивну область 2 проводять додаткову iмплантацiю бору, зменшуючи поверхневий опiр до 100 - 200 Ом/. Контакт до пасивної областi бази створюють симетричними полiсиліцієвими областями 3, якi є також додатковим джерелом легування бази. Iншi елементи структури подібні розглянутим ранiше. Якщо використовують металеві контакти до областi емiтера, глибина емiтерного переходу обмежується значеннями 0,1 - 0,2 мкм. Це пов'язано з тим, що дифузiйна довжина неосновних носiїв, iнжектованих в область емiтера за прямого змiщення p - n -переходу база - емiтер може бути бiльша глибини емiтера. Як наслідок, на металевому контактi вiдбувається рекомбiнацiя носiїв, i зменшується . На межі полiсиліцієвого контакту до областi емiтера швидкiсть поверхневої рекомбiнацiї значно нижча, нiж на межі із металом. Це дозволяє створювати емiтернi областi товщиною менше 0,1 мкм, зберiгаючи необхiдне значення .

 

Висновки

 

Із проведеного аналізу технологічних процесів виробництва біполярних мікросхем випливає, що перспективними з огляду на складність є процеси, засновані на ізолювальній колекторній чи базовій дифузії, з яких останній технологічніше за кількістю операцій, але вимагає високої точності проведення окремих операцій.

Планарно – епітаксійна технологія із заглибленими n ⁺ - областями і ізоляцією елементів обернено зміщеним p – n - переходом, планарно – епітаксійна технологію із ізоляцією подвійною дифузією, EPIC – технологія є найтривалішими і трудомісткими за кількістю технологічних операцій, але вони добре освоєні в промисловості і використовуються для виготовлення ІМС середнього рівня інтеграції. Для названих технологій залишається проблематичним виготовлення мікросхем із мінімальним топологічним розміром елементів 3 мкм.

Ізопланарна технологія, поліпланарна VIP - технологія за кількістю технологічних операцій простіші планарно-епітаксійної, але складніші процесу з колекторною ізолювальною дифузією, хоча, їх застосування вимагає проведення глибокого локального оксидування, або анізотропного травлення V – канавок. Крім того, вони є перспективними для виготовлення великих інтегрованих мікросхем з високим відсотком виходу придатних і високою щільністю розміщення елементів.

До недоліків ізопланарної технології відносять тривалість оксидування для створення ізолювальних областей SiO₂, що викликає небажаний перерозподіл домішки з заглибленої області n ⁺ - типу в низьколеговану область епітаксійного колектора. Для скорочення терміну оксидування зменшують товщину епітаксійного шару, а відповідно бази і емітера. На практиці ізопланарний процес виконують за товщини епітаксійного шару не більше 2 - 3 мкм.

Аналіз розглянутих технологічних процесів показав, що використання самосуміщення областей біполярних транзисторів, ізоляція їх глибокими канавками і використання полісиліцієвих контактів дозволяє зменшити топологічні розміри елементів транзистора і збільшити ступінь інтеграції мікросхем.

Розвиток біполярних технологій привів до створення досконалої технології ізоляції елементів, збільшення щільності розміщення елементів на кристалі і покращення електричних характеристик мікросхем.