Sdramctrlc - регистр с управления sdram

Бит
+0x09	WRDLY[1:0]	ESRDLY[2:0]	ROWCOLDLY[2:0]	SDRAMCTRLC
Чтение/запись	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап
Нач значение

· Биты 7:6 - WRDLY[1:0]: задержка восстановления записи SDRAM

Данные биты задают задержку восстановления записи числом циклов синхронизации CLKPER2 в соответствии с таблицей 24.11.

Таблица 24.14. Настройка задержки восстановления записи SDRAM

WRDLY[1:0]	Групповая конфигурация	Описание
	0CLK	Задержка равна 0 циклов CLKPER2
	1CLK	Задержка равна 1 циклу CLKPER2
	2CLK	Задержка равна 2 циклам CLKPER2
	3CLK	Задержка равна 3 циклам CLKPER2

· Биты 5:3 - ESRDLY[2:0]: задержка выхода из режима саморегенерации

Данное битовое поле задает задержку между установкой высокого уровня CKE и активизацией команды числом циклов синхронизации CLKPER2 (см. таблицу 24.15).

Таблица 24.15. Настройка задержки выхода из режима саморегенерации

ESRDLY[2:0]	Групповая конфигурация	Описание
	0CLK	Задержка равна 0 циклов CLKPER2
	1CLK	Задержка равна 1 циклу CLKPER2
	2CLK	Задержка равна 2 циклам CLKPER2
	3CLK	Задержка равна 3 циклам CLKPER2
	4CLK	Задержка равна 4 циклам CLKPER2
	5CLK	Задержка равна 5 циклам CLKPER2
	6CLK	Задержка равна 6 циклам CLKPER2
	7CLK	Задержка равна 7 циклам CLKPER2

· Биты 2:0 - ROWCOLDLY[2:0]: задержка строка-столбец

Данное битовое поле задает задержку между командой активизации и командой чтения/записи числом циклов синхронизации CLKPER2 в соответствии с таблицей 24.16.

Таблица 24.16. Настройка задержки строка-столбец

ROWCOLDLY[2:0]	Групповая конфигурация	Описание
	0CLK	Задержка равна 0 циклов CLKPER2
	1CLK	Задержка равна 1 циклу CLKPER2
	2CLK	Задержка равна 2 циклам CLKPER2
	3CLK	Задержка равна 3 циклам CLKPER2
	4CLK	Задержка равна 4 циклам CLKPER2
	5CLK	Задержка равна 5 циклам CLKPER2
	6CLK	Задержка равна 6 циклам CLKPER2
	7CLK	Задержка равна 7 циклам CLKPER2

Описание регистров управления выбором микросхем

CTRLA - регистр А управления выбором микросхемы

Бит
+0x00	- ASIZE[4:0] MODE[1:0]	CTRLA
Чтение/запись	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап
Нач значение

· Бит 7 - Res: резервный бит

Данный бит является резервным и всегда считывается с нулевым значением.

· Биты 6:2 - ASIZE[4:0]: размер адресного пространства

С помощью данных бит можно задать размер адресного пространства для линии выбора микросхемы. Заданное адресное пространство лежит выше базового адреса.

Таблица 24.17. Настройка адресного пространства

ASIZE[4:0]	Групповая конфигурация	Размер адресного пространства	Сравниваемые линии адреса
	256B	256 байт	ADDR[23:8]
	512B	512 байт	ADDR[23:9]
	1K	1 кбайт	ADDR[23:10]
	2K	2 кбайт	ADDR[23:11]
	4K	4 кбайт	ADDR[23:12]
	8K	8 кбайт	ADDR[23:13]
	16K	16 кбайт	ADDR[23:14]
	32K	32 кбайт	ADDR[23:15]
	64K	64 кбайт	ADDR[23:16]
	128K	128 кбайт	ADDR[23:17]
	256K	256 кбайт	ADDR[23:18]
	512K	512 кбайт	ADDR[23:19]
	1M	1 Мбайт	ADDR[23:20]
	2M	2 Мбайт	ADDR[23:21]
	4M	4 Мбайт	ADDR[23:22]
	8M	8 Мбайт	ADDR[23]
	16M	16 Мбайт ^(1)	-
прочее	-	-	(резерв)

Прим.:

· Используется все доступное пространство памяти данных

· Биты 1:0 - MODE[1:0]: режим выбора микросхемы

Данные биты предназначены для задания режима выбора микросхемы и типа интерфейса, используемого для подключения к внешней памяти или УВВ (см. таблицу 24.18).

Таблица 24.18. Настройка режима выбора микросхемы

MODE[1:0]	Групповая конфигурация	Описание
	DISABLE	Выбор микросхемы отключен
	SRAM	Выбор микросхем разрешен для SRAM
	LPC	Выбор микросхем разрешен для SRAM LPC
	SDRAM	Выбор микросхем разрешен для SDRAM^(1)

Прим.:

· Поддержка SDRAM предусмотрена только у CS3.