Refresh - регистр периода регенерации sdram

Бит
+0x04 +0x05	REFRESH[7:0] - - - - - - REFRESH[9:8]	REFRESHL REFRESHH
Чтение/запись	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап
	Чт	Чт	Чт	Чт	Чт	Чт	Чт/Зап	Чт/Зап
Нач значение

· Биты 15:10 - Res: резервные биты

Данные биты являются резервными и всегда считываются с нулевым значением.

· Биты 9:0 - REFRESH[9:0]: период регенерации SDRAM

Данный регистр предназначен для задания периода регенерации числом циклов сигнала синхронизации CLKPER2. Для ситуаций, когда необходимо выполнить регенерацию, но интерфейс EBI оказывается занятым, предусмотрена возможность запоминания до 4 регенераций, которые будут выполнены при появлении первой возможности.

INITDLY - регистр задержки инициализации SDRAM

Бит
+0x06 +0x07	INITDLY[7:0] - - INITDLY[9:8]	INITDLYL INITDLYH
Чтение/запись	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап
	Чт.	Чт.	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап
Нач значение

· Биты 15:14 - Res: резервные биты

Данные биты являются резервными и всегда считываются с нулевым значением.

· Бит 13:0 - INITDLY[13:0]: задержка инициализации SDRAM

Данный регистр предназначен для задания задержки инициализационной последовательности. Данная задержка способствует установлению всех уровней напряжения после разрешения работы контроллера EBI. Она также необходима для гарантирования поступления синхронизации в микросхему SDRAM в течение времени, достаточного для выполнения ею инициализационной последовательности. В инициализационную последовательность входят предварительный заряд всех банков до их состояния IDLE, ввод цикла авторегенерации и загрузка регистра режима. Значение в данном регистре задает задержку числом циклов сигнала CLKPER2.

SDRAMCTRLB - регистр В управления SDRAM

Бит
+0x08	MRDLY[1:0] ROWCYCDLY[2:0] RPDLY[2:0]	SDRAMCTRLB
Чтение/запись	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап	Чт/Зап
Нач значение

· Биты 7:6 - MRDLY[1:0]: задержка исполнения команды регистра режима

С помощью данных бит можно задать задержку вводом команды регистра режима и её фактическим исполнением. Задержка задается числом циклов сигнала CLKPER2 (см. таблицу 24.11).

Таблица 24.11. Настройка задержки исполнения команды регистра режима

MRDLY[1:0]	Групповая конфигурация	Описание
	0CLK	Задержка равна 0 циклов CLKPER2
	1CLK	Задержка равна 1 циклу CLKPER2
	2CLK	Задержка равна 2 циклам CLKPER2
	3CLK	Задержка равна 3 циклам CLKPER2

· Биты 5:3 - ROWCYCDLY[2:0]: задержка цикла строки SDRAM

Данные биты задают задержку между регенерацией и активацией команды числом циклов синхронизации CLKPER2 (см. таблицу 24.12).

Таблица 24.12. Настройка задержки цикла строки SDRAM

ROWDLY[2:0]	Групповая конфигурация	Описание
	0CLK	Задержка равна 0 циклов CLKPER2
	1CLK	Задержка равна 1 циклу CLKPER2
	2CLK	Задержка равна 2 циклам CLKPER2
	3CLK	Задержка равна 3 циклам CLKPER2
	4CLK	Задержка равна 4 циклам CLKPER2
	5CLK	Задержка равна 5 циклам CLKPER2
	6CLK	Задержка равна 6 циклам CLKPER2
	7CLK	Задержка равна 7 циклам CLKPER2

· Биты 2:0 - RPDLY[2:0]: задержка между командой предварительного заряда и другой командой

Биты RPDLY задают задержку между командой предварительного заряда и другой командной. Задержка задается числом циклов синхронизации CLKPER2 в соответствии с таблицей 24.13.

 

Табл. 24.13. Настройка задержки между командой предварительного заряда и другой командой

RPDLY[2:0]	Групповая конфигурация	Описание
	0CLK	Задержка равна 0 циклов CLKPER2
	1CLK	Задержка равна 1 циклу CLKPER2
	2CLK	Задержка равна 2 циклам CLKPER2
	3CLK	Задержка равна 3 циклам CLKPER2
	4CLK	Задержка равна 4 циклам CLKPER2
	5CLK	Задержка равна 5 циклам CLKPER2
	6CLK	Задержка равна 6 циклам CLKPER2
	7CLK	Задержка равна 7 циклам CLKPER2