Проектирование устройства управления ЗУ на плис

 

Цель работы ─ реализация на ПЛИС проекта устройства управления (УУ) запоминающего устройства (ЗУ).

Приобретаемые навыки ─ умение проектировать устройства управления на ПЛИС.

Студентом при выполнении расчетного задания по верификации проектов устройств методом моделирования обычно используется тот же самый проект ЗУ, который им выполнялся на третьем курсе. Отметим, что ранее(до 200 г) управление ЗУ делалось на RC-цепочках, одновибраторах и микросхемах низкого уровня интеграции серий КР1533 и КР1554. Для реализации этого же узла управления ЗУ на ПЛИС он должен быть выполнен на синхронных схемах, поэтому задержки в блоке управления надо строить без RC-цепочек и одновибраторов. Обычно в современных проектах в схему УУ поступает тактовый сигнал. Обычно студенты на 3-м курсе УУ автономно моделируют на пакете МICROCAР.Но это не значит, что этот проект пройдет более точное моделироавание на VHDL и тем более будет правильно работать в составе общей модели ЗУ. Для обучения высокоуровневому проектированию устройств в данной работу УУ ЗУ надо представить как черный ящик ─ как автомат с заданной таблицей переходов и выходов (один из примеров приведен ниже). После этого осуществляется ввод описания автомата в графической форме (см. подсистему САПР ISE STATE CAD [1-3]) или текстом на VHDL, провести его верификацию моделированием, провести синтез устройства в базисе ПЛИС, пройти посттрассировочное моделирование и проверить работу схемы на отладочной плате.

Рекомендуется сравнить работу старого и нового варианта УУ в составе общей модели ЗУ (это задание входит в состав другого практикума ─ верификация проекта ЗУ, выполняемого параллельно с данным).

Повторяем,что как обычно, после функциональной верификации проекта УУ ЗУ как автомата проводится синтез схемы в элементном базисе ПЛИС, далее выполняется трассировка, временное моделирование и конфигурирование (программирование) ПЛИС на отладочной плате.

Определенные сложности вызывает верификация проекта на отладочной плате из-за ограниченного числа переключателей для задания значений входных сигналов (например на плате СПАРТАН-3 есть только 4 нажимных и 8 ползунковых переключателя), дребезга их контактов (не забудьте включить в проект антидребезговый узел- см. описание лаб.2), малого числа индикаторов (8 светодиодов), а также большой частоты тактового генератора (50 МГц), которая не позволяет визуально отслеживать переключения светодиодов без узла понижения частоты тактового сигнала или его реализации с помощью кнопок, управляемых вручную. Специальные отладочные средства САПР ISE ─ пакет CHIP SCOPE, имитирующий логический анализатор (см. сайт фирмы XILINX), или использование портов платы для связи с ПЭВМ здесь не рассматриваются.

Возможны, как и в лабораторной работе №2, разные решения:

1) одну из нажимных кнопок отладочной платы (при включении в проект схем гашения дребезга контактов) можно сопоставить тактовому сигналу, три остальные ─ сигналам сброса-RST, MS, MW/MR, а выходы УУ ЗУ подключить к светодиодам С1, С2, С3 и т.д.

2) внести в проект (только для стадии физической верификации УУ на отладочной плате) дополнительную аппаратуру для понижения частоты генератора тактов, а именно, СЧЕТЧИК НА НЕСКОЛЬКО ДЕСЯТКОВ РАЗРЯДОВ, связать его с тактовым генератором, а с выхода счетчика подавать такты на УУ. В этом случае придется, наблюдая за миганием светодиода, отображающего внутренний тактовый сигнал, успевать нажимать кнопки, сопоставленные внешним сигналам УУ.

Работа рассчитана на 4 часа.

 

 

Домашняя подготовка

 

Ознакомиться с описанием данной лабораторной работы.

Изучить соответствующие разделы конспекта лекций и рекомендуемой литературы [1─9]].Вспомнить основные понятия курса теории автоматов.

Разработать на языке VHDL функциональное описание устройства управления, тест проверки, тестирующую программу, представить предполагаемую схему узла в базисе ПЛИС с архитектурой FPGA, оценить быстродействие и требуемые на реализацию схемы УУ ресурсы ПЛИС, предложить статический тест проверки работоспособности спроектированного УУ на отладочной плате. Записать планируемую последовательность нажатия кнопок и свечения светодиодов.

 

Лабораторное задание

 

Перед началом работы проводится коллоквиум.

При выполнении работы необходимо пользоваться рекомендациями, приведенными в приложении А либо [1-3].

Итогом работы является демонстрация результатов синтеза и посттрассировочного моделирования на экране ПЭВМ и демонстрация функционирования спроектированного устройства управления на отладочной плате.

По итогам работы составляется отчет, который включают описания на языке VHDL проекта УУ и тестирующей программы, протокол работы с САПР, временные диаграммы поведенческого и пост трассировочного моделирования, таблицы с оценками затрат оборудования ПЛИС и быстродействия полученной схемы УУ (для автоматов ─ разные способы кодирования состояний-не менее трех), выводы, включающие найденные ошибки, результаты сравнения ожидаемых результатов с полученными фактическими.

Завершается выполнение работы защитой.

 

Типичные ошибки

Помимо ошибок, указанных в описании лабораторной работы № 2, к типичным для работы № 3 можно отнести следующие:

1) При реализации УУ в виде конечного автомата студенты используют

несинтезабельное подмножество языка VHDL (см. рекомендации в HELP САПР ISE и [7-9]) и не соблюдают строгий стиль описания автоматов;

2) Надо вспомнить изученные на младших курсах типы автоматов ─ МУРА или МИЛИ─ и различия способов кодирования состояний автоматов (САПР позволяет выбрать любой и надо сравнить результаты разных способов кодирования состояний);

3) Типичные ошибки.

A) Отсутствие сигнала начального сброса. Например, моделирование УУ в MICRO CAP проходило успешно, а на VHDL-нет. В MICRO CAP идет моделирование в двоичном алфавите и предполагается начальное значение 0 для сигналов, в то время как на vhdl С ПАКЕТОМ STD_LOGIC_1164- многозначное и начальное значение сигналов неопределенное.

B) Плохо построен тест (не соблюдаются времена предустановки- удержания входных сигналов по отношению к тактовому).

C) Схемы УУ не соответствуют правилам построения синхронных схем- В них выходы отдельных элементов используются как тактовые сигналы для других, в них возникают гонки,имеет место использования JK-триггеров с асинхронными сбросом и установкой как RS –триггеров-защелок и т.п.(см.1).

Пример описания устройства управления ПЗУ

Параметры рассматриваемого проекта ПЗУ следующие:

1) емкость ЗУ 8К ×32;

2) тип БИС ЗУ и его организация: КР556РТ14, 2 К ×4,

(время выборки t_A(A) 60 нс);

3) серия микросхем в схемах управления ─ КР1533;

4) шины адреса и данных раздельные;

5) входные управляющие сигналы ─ MS, MR(активный уровень низкий);

₆₎ время действия сигналов на шине адреса ─ t_A(A), на входе MS ─ t_CY;

7) контроль по модулю 2;

8) температура окружающей среды от минус 10 до + 50 ºC;

9) временные диаграммы входных и выходных сигналов модуля ЗУ в режиме считывания (в масштабе по t, см. на рис.2).

Блок управления ПЗУ выдает три выходных управляющих сигнала ─ EWR, , , вырабатываемых по значениям входных сигналов MS и MR.

В табл. 1 приведен перечень сигналов блока ПЗУ. На рис. 1 дана его временная диаграмма. Она близка к указанной в задании на проектирование и получена при моделировании ПЗУ с УУ, построенном с использованием задержек на одновибраторах АГ3.

Таблица 1