Параметры проекта и настройки синтезатора

Пример синтеза схемы триггера в элементном базисе ПЛИС типа FPGA

1.Группа параметров, касающаяся обработки исходного текста

(Source Options)

В данном случае все значения параметров синтезатора, были заданы по умолчанию, но перед началом синтеза их можно изменить.

 

Сводка параметров проекта и настройки синтезатора в проекте счетчика

Комментарий

---- Source Parameters Input File Name: " dtrig.prj " Input Format: mixed Ignore Synthesis Constraint File: NO ---- Target Parameters Output File Name: " dtrig" Output Format: NGC Target Device: xc3s200-4-ft256 Top Module Name: dtrig ---- Source Options Top Module Name: dtrig Automatic FSM Extraction: YES FSM Encoding Algorithm: Auto Safe Implementation: No FSM Style: lut RAM Extraction: Yes RAM Style: Auto ROM Extraction: Yes Mux Style: Auto Decoder Extraction: YES Priority Encoder Extraction: YES Shift Register Extraction: YES Logical Shifter Extraction: YES XOR Collapsing: YES ROM Style: Auto Mux Extraction: YES Resource Sharing: YES Asynchronous To Synchronous: NO Multiplier Style: Аuto Automatic Register Balancing: No

--имя и параметры проекта Синтезатор при обработке исходного HDL текста настроен на обнаружение описаний автоматов (FSM) задан автоматический выбор способа кодирования их состояний, но их схемы без защиты от зависаний. синтезатор настроен на обнаружение в HDL- описании блоков ОЗУ и ПЗУ а также дешифраторов, мультиплексоров приоритетных шифраторов, сдвиговых регистров и др. типовых узлов. Синтезатор пытается совмещать ресурсы в схеме но не балансирует регистры(задержки в конвейерных схемах, нет ретайминга)

 

2.Фрагмент текстовый отчета синтезатора - настройки синтезатора, касающиеся использования схемотехнических приемов и оптимизационных усилий при синтезе схемы (Target Options и General Options).

 

Отчет синтезатора-настройки, касающиеся использованных схемотехнических приемов и оптимизационных усилий

Комментарий

---- Target Options Add IO Buffers: YES Global Maximum Fanout: 500 Add Generic Clock Buffer(BUFG): 8 Register Duplication YES Slice Packing: YES Optimize Instantiated Primitives: NO Use Clock Enable: Yes Use Synchronous Set: Yes Use Synchronous Reset: Yes Pack IO Registers into IOBs: auto Equivalent register Removal: YES ---- General Options------------------ Optimization Goal: Speed Optimization Effort: 1 Library Search Order: counter.lso Keep Hierarchy: NO RTL Output: Yes Global Optimization: AllClockNets Read Cores: YES Write Timing Constraints: NO Cross Clock Analysis: NO Hierarchy Separator: / Bus Delimiter: <> Case Specifier: maintain Slice Utilization Ratio: 100 BRAM Utilization Ratio: 100 Verilog 2001: YES Auto BRAM Packing: NO Slice Utilization Ratio Delta: 5

Синтезатор добавляет буферы в/в в схему cчетчика, что увеличивает ее задержки Коэффициент разветвления до 500 Ввод синхросигналов через спец.буфера Дублируются регистры при их большой нагрузке Старается использовать триггера с разрешающим входом, синхронным (а не асинхронным)сбросом и установкой, упаковывает триггера входных и –выходных сигналов схемы в буфера в/в ПЛИС Синтезатор строит максимально быструю схему, затрачивая небольшие усилия для этого Не соблюдает иерархию блоков проекта- схема строится россыпью Старается использовать проектные IP-ядра Символ / разделяет иерархические имена внутренних сигналов, появляющихся в схеме, а <>-шин Используется версия HDL Verilog 2001

 

 

Фрагмент текстового отчета синтезатора - оценка временных параметров схемы ( они будут уточнены после этапа трассировки ) на ПЛИС типа FPGA.

Временные параметры полученной схемы счетчика	Комментарий
Speed Grade: -4 Minimum period 4.216ns (MaximumFrequency: 237.192MHz) Minimum input arrival time before clock: No path found Maximum output required time After clock: 7.367ns Maximum combinational path delay : No path found	Класс использованной микросхемы по быстродействию=4 (максимальное=5) Тактовый период 4.216ns, если схема используется внутри ПЛИС, т.е. без буферов в/в. Время предустановки входных сигналов отсутствует Выход стабилизируется после 7.367ns (почти через такт) при выводе сигналов через буфера вывода

 

Фрагмент текстового отчета синтезатора при синтезе проекта на ПЛИС COOL RUNNER 2

Synthesis Options Summary *

---- Source Parameters

Input File Name: "dtrig.prj"

Input Format: mixed

Ignore Synthesis Constraint File: NO

---- Target Parameters

Output File Name: "dtrig"

Output Format: NGC

Target Device: CoolRunner2 CPLDs

 

---- Source Options

Top Module Name: dtrig

Automatic FSM Extraction: YES

FSM Encoding Algorithm: Auto

Safe Implementation: No

Mux Extraction: Yes

Resource Sharing: YES

 

---- Target Options

Add IO Buffers: YES

MACRO Preserve: YES

XOR Preserve: YES

Equivalent register Removal: YES

 

---- General Options

Optimization Goal: Speed

Optimization Effort: 1

Keep Hierarchy: Yes

Netlist Hierarchy: As_Optimized

RTL Output: Yes

Hierarchy Separator: /

Bus Delimiter: <>

Case Specifier: Maintain

Verilog 2001: YES

 

---- Other Options

Clock Enable: YES

wysiwyg: NO

 

Приложение В

Интернет-ресурсы

Таблица В.1

№ сайта	Веб-страница	Ресурсы
	http://www.soel.ru/	:Журнал «Современная Электроника». На сайте в разделе issues есть все выпуски журнала
	http://www.km.ru/	:Журнал «Компоненты и Материалы»
	http://www.plis.ru/	Сайт представителя фирмы XILINX в России
	http://www.plis.ru/pic/pict/File/ Spartan3.pdf	Описание микросхемы SPARTAN 3E
	http://www.plis.ru/pict/File/ ug230.pdf	Описание отладочной платы SPARTAN 3E
	http://www.xilinx.com	Главный сайт компании XILINX.
	http://www.xilinx.com/support/library.htm	Материалы поддержки пользователей XILINX
	http://toolbox.xilinx.com/cgi-bin/forum	Форумы технологий XILINX
	http://groups.google.com/group/comp.arch.fpga	Форум с тематикой ПЛИС типа FPGA
	http://www.xilinx.com/xlnx/xil_ans_browser.jsp	База данных ответов на вопросы пользователей
	http://www.mentor.com/products/fpga_pld/simulation/index.cfm	Информация о пакете ModelSim и моделировании ПЛИС,бесплатная студенческая версия пакета
	http://www.model.com	Дублирующий сайт ModelSim
	http://www.xilinx.com/ise/optional_prod/mxe.htm	Главная страница версии ModelSim для САПР XILINX ISE
	http://www.xilinx.com/univ/	Программа поддержки учебных заведений
	http://www.engr.sjsu.edu/crabill/	Страница лабораторных работ университета Сан-Хосе
	http://www.fpga4fun.com/	Сайт для всех интересующихся ПЛИС типа FPGA
	http://www.aldec.com	бесплатная студенческая версия пакета моделирования ACTIVE-HDL
	http://www.bsus.by	Сайт белорусского университета с материалами по VHDL

 

 

Текущей версией на начало 2013 г. САПР ISE является 14.4.

Для работы с САПР XILINX ISE пользователю необходимо установить на ПК последнюю версию САПР XILINX ISE..Исходные пакеты можно найти на сайте XILINX. Нужно иметь в виду, что для того, чтобы иметь возможность скачивать данные с сайта http://www.xilinx.com, надо быть зарегистрированным пользователем.

Для регистрации надо заполнить форму на странице http://www.xilinx.com/xlnx/xil_entry.jsp.

После получения полного доступа к сайту http://www.xilinx.com можно будет скачать нужные САПР со следующих страниц:

САПР ISE 13.2: http://www.xilinx.com/support/download/index.htm.

Выбрать WINDOWS 32-bit/64-bit (4.5 GB)

 

 

Установка ISE на примере версии 13.2

Установка делается следующим образом:

1) Два раза щёлкнуть на файле xsetup.exe. Начало установки ISE 13.2.

2) Нажать кнопку Next.

3) Поставить галочку на отмечаемую кнопку I accept and agree to the terms and conditions above, потом нажать кнопку Next. Повторить эту операцию ещё раз, поскольку используются две лицензии.

4) Выбрать версию, в нашем случае ISE WebPACK. Нажать кнопку Next.

5) Нажать кнопку Next.

6) Выбрать место установки (например C:\Xilinx\13.2). Нажать кнопку Next.

7) Нажать кнопку Install.

8) Ждать. Долго. Параллельно установится WinPcap. На все вопросы в процессе установки отвечать положительно.

9) После завершения процесса установки откроется менеджер лицензий. Выбрать Get Free ISE WebPack License и нажать Next.

10) Появятся сведения о компьютере. Нажать Connect Now.

11) Ввести свой логин и пароль. Нажать Sign In.

12) Выбрать ISE Design Suite: WebPACK License и нажать Generate Node-Locked License

13) Нажать Next.

14) Нажать Next.

15) Нажать Accept.

16) Внизу страницы выбрать свою лицензию и нажать на кнопку (картинка со стрелкой вниз) Download.

17) В менеджере лицензий нажать на кнопку Copy License и указать скаченный файл.

18) Нажать кнопку Close

 

ПРИЛОЖЕНИЕ Г.

ВОПРОСЫ и УПРАЖНЕНИЯ ИЗ КНИГИ ХАРРИСА ДЛЯ ТЕХ,КТО ПЛОХО УЧИЛСЯ НА 3-м КУРСЕ

УПРАЖНЕНИЯ

 

Упражнение 5.1 Чему будет равна задержка следующих 64-разрядных

сумматоров? Задержка любого двухвходового логического элемента равна

150 пс, а полного одноразрядного сумматора – 450 пс.

 

a)

сумматор с последовательным переносом

 

b)

сумматор с ускоренным переносом, состоящий из 4-битовых блоков

 

c)

префиксный сумматор

 

Упражнение 5.2 Спроектируйте два сумматора с распространяющимся

переносом: 64-хразрядный сумматор с последовательным переносом и

64-разрядный сумматор с ускоренным переносом, состоящий из 4-битовых

блоков. Используйте только двухвходовые логические элементы. Каждый такой

элемент имеет площадь 15 мкм2, задержку 50 пс и полную емкость 20 фФ.

Статической мощностью можно пренебречь.

 

a)

Сравните площадь, задержку и потребляемую мощность сумматоров,

работающих на частоте 100 МГц при напряжении питания 1.2 В.

 

b)

Обсудите компромисс между мощностью, площадью и задержкой.

 

 

Упражнение 5.3 Объясните, почему проектировщик может использовать

сумматор с последовательным переносом, а не сумматор с ускоренным

переносом.

 

Глава 5 Цифровые функциональные узлы

 

Упражнение 5.7 Вспомните, что N-входовый приоритетный шифратор имеет

log2N выходов, на которых формируется двоичное число, соответствующее

номеру самого старшего входа, на который подана логическая 1

(см. упражнение 2.36).

 

a)

Спроектируйте N-входовый приоритетный шифратор у которого задержка

увеличивается логарифмически с ростом N. Нарисуйте схему шифратора и

рассчитайте его задержку, исходя из задержек отдельных логических

элементов.

 

b)

Опишете ваш проект на языке описания аппаратуры. Промоделируйте и

протестируйте свой модуль и покажите, что он работает корректно.

Упражнение 5.8 Спроектируйте следующие компараторы 32-разрядных чисел.

Нарисуйте схемы.

 

a) не равно

 

b) больше, чем

 

c) меньше или равно

 

Упражнение 5.9 Спроектируйте 32-разрядное АЛУ,

с использованием вашего любимого языка описания аппаратуры. Модуль

верхнего уровня может быть или структурным или поведенческим.

 

Упражнение 5.10 Добавьте выход Overflow

к 32-разрядному АЛУ из

упражнения 5.9. Этот выход принимает значение логической 1, если сумматор

переполняется, в противном случае значение на выходе 0.

 

a) Запишите булево уравнения для выхода Overflow.

 

b) Нарисуйте схему, формирующую сигнал переполнения.

 

c) Спроектируйте модифицированное АЛУ с использованием языка описания

аппаратуры.

 

Упражнение 5.11 Добавьте выход Zero

к 32-разрядному АЛУ из упражнения 5.9.

Выход принимает значение логической 1, когда Y

== 0.

 

Упражнение 5.12 Напишите код среды тестирования для 32-разрядного АЛУ из

упражнений 5.9, 5.10, 5.11 и протестируйте АЛУ. Разработайте все

необходимые файлы с тестовыми векторами. Для убеждения скептиков,

обязательно детально протестируйте поведение схемы при «неудобных»

данных.

 

Упражнение 5.13 Спроектируйте схему сдвига, которая сдвигает 32-битовый

вход влево на два бита. Выход также состоит из 32-х битов. Поясните работу

вашего проекта словами и нарисуйте его схему. Реализуйте ваш проект с

использованием вашего любимого языка описания аппаратуры.

 

Упражнение 5.14 Разработайте 4-битовую схему циклического сдвига влево и

вправо. Нарисуйте схему вашего проекта. Реализуйте ваш проект с

использованием вашего любимого языка описания аппаратуры.

 

Упражнение 5.15 Спроектируйте 8-битовую схему сдвига влево с

использованием только 24 мультиплексоров 2:1. На вход схемы поступает

8-битовый входной сигнал и 3-битовая величина сдвига, shamt2:0. На выходе

схемы формируется 8-битовый сигнал Y. Нарисуйте принципиальную схему.

 

Упражнение 5.16 Поясните, как можно построить любую N-битовую схему

сдвига или циклического сдвига используя всего Nlog2N

мультиплексоров 2:1.

 

Упражнение 5.17 Двухуровневая схема сдвига, показанная на Рис. 5.64, может

выполнять любую N-битовую операцию сдвига или цикличного сдвига. Она

сдвигает 2N-битовый вход вправо на k бит. N

младших бит результата поступают на выход Y. Старшие N

бит входа обозначены через B, младшие N бит – C.

При соответствующем выборе B, C, и k

двухуровневая схема сдвига может

выполнять любой сдвиг или циклический сдвиг. Поясните, как B, C, и k

связаны с

A,

и N

для выполнения:

 

a) логического сдвига A

вправо на

 

 

b) арифметического сдвига A

вправо на s

 

c) сдвига A

влево на t

 

d) циклического сдвига A вправо на shamt

e) циклического сдвига A влево на shamt

 

 

Упражнение 5.18 Найдите критический путь и время прохождения сигнала по

нему для умножителя 4. 4, показанного на Рис. 5.18, считая известными

задержки элемента И (tAND) и сумматора (tFA). Чему будет равна задержка

аналогичного умножителя N. N?

 

Упражнение 5.19 Найдите критический путь и время прохождения сигнала по

нему для схемы деления 4. 4, показанной на Рис. 5.20, считая известными

задержки мультиплексора 2:1 (tMUX), сумматора (tFA) м инвертора (tINV). Чему

будет равна задержка аналогичной схемы деления N. N?

 

Упражнение 5.2 0 Спроектируйте умножитель, который работает с числами,

представленными в дополнительном коде.

 

Упражнение 5.21 Модуль расширения знака увеличивает количество разрядов

числа, представленного в дополнительном коде, с M до N (N > M) путем

копирования самого старшего разряда входа в старшие разряды выхода

(см. раздел 1.4.6). Модуль имеет M-разрядный вход A м N-разрядный выход Y.

Нарисуйте схему модуля расширения знака с 4-разрядным входом и

8-разрядным выходом. Опишите ваш проект на языке описания аппаратуры.

 

Упражнение 5.22 Модуль дополнения нулями увеличивает количество разрядов

беззнакового числа с M до N (N > M) путем присвоения старшим разрядам

выхода нулевого значения. Нарисуйте схему модуля дополнения нулями с

4-разрядным входом и 8-разрядным выходом. Опишите ваш проект на языке

описания аппаратуры.

 

Упражнение 5.23 Посчитайте 111001.0002/001100.0002 в двоичной системе

счисления, используя стандартный школьный алгоритм деления.

Продемонстрируйте свою работу.

 

Упражнение 5.24 Числа какого диапазона можно представить с использованием

следующих форматов?

 

a)

24-битовое беззнаковое число с фиксированной точкой с 12 битами целой

части и 12 дробной

 

b)

24-битовое число в прямом коде с фиксированной точкой с 12 битами целой

части и 12 дробной

 

c)

24-битовое число в дополнительном коде с фиксированной точкой с

12 битами целой части и 12 дробной

 

Упражнение 5.25 Представьте следующие десятичные числа в 16-разрядном

двоичном формате в прямом коде с 8 битами целой части и 8 дробной.

Выразите ваш ответ в шестнадцатеричной системе.

 

a) -13.5625

b) 42.3125

c) -17.15625

 

Упражнение 5.26 Представьте следующие десятичные числа в 12-разрядном

двоичном формате в прямом коде с 6 битами целой части и 6 дробной.

Выразите ваш ответ в шестнадцатеричной системе.

 

a) -30.5

b) 16.25

c) -8.078125

 

Упражнение 5.27 Представьте десятичные числа из упражнения 5.25

в 16-разрядном двоичном формате в дополнительном коде с 8 битами целой

части и 8 дробной. Выразите ваш ответ в шестнадцатеричной системе.

 

Упражнение 5.28 Представьте десятичные числа из упражнения 5.26

в 12-разрядном двоичном формате в дополнительном коде с 6 битами целой

части и 6 дробной. Выразите ваш ответ в шестнадцатеричной системе.

 

Упражнение 5.29 Представьте десятичные числа из упражнения 5.25

в формате с плавающей точкой и одинарной точностью в соответствии со

стандартом IEEE 754. Выразите ваш ответ в шестнадцатеричной системе.

 

Упражнение 5.30 Представьте десятичные числа из упражнения 5.26

в формате с плавающей точкой и одинарной точностью в соответствии со

стандартом IEEE 754. Выразите ваш ответ в шестнадцатеричной системе.

 

Упражнение 5.31 Преобразуйте следующие двоичные числа с фиксированной

точкой, заданные в дополнительном коде, в десятичные. Для простоты двоичная

запятая в этом примере показана явно.

 

a) 0101.1000

 

b) 1111.1111

 

c) 1000.0000

 

Упражнение 5.32 Повторите упражнение 5.31 для следующих двоичных чисел с

фиксированной точкой, заданных в дополнительном коде.

a) 011101.10101

b) 100110.11010

c) 101000.00100

 

Упражнение 5.33 При сложении двух чисел с плавающей точкой мантисса числа

с меньшим порядком сдвигается. Зачем это делается? Поясните словами и

приведите пример, подтверждающий ваше объяснение.

 

Упражнение 5.34 Сложите следующие числа, заданные в формате с плавающей

точкой и одинарной точностью в соответствии со стандартом IEEE 754.

a) C0123456 + 81C564B7

b) D0B10301 + D1B43203

c) 5EF10324 + 5E039020

 

Упражнение 5.35 Сложите следующие числа, заданные в формате с плавающей

точкой и одинарной точностью в соответствии со стандартом IEEE 754.

 

a) C0D20004 + 72407020

b) C0D20004 + 40DC0004

c) (5FBE4000 + 3FF80000) + DFDE4000

(Почему полученные результаты парадоксальны? Поясните.)

 

Упражнение 5.36 Модифицируйте процедуру сложения чисел с плавающей

точкой, описанную в разделе 5.3.2, для выполнения вычислений, как с

положительными, так и с отрицательными числами.

 

Упражнение 5.37 Рассмотрим числа, заданные в формате с плавающей точкой

и одинарной точностью в соответствии со стандартом IEEE 754.

 

a)

Сколько чисел можно представить в таком формате? Особые случаи ±.

или

NaN не нужно учитывать.

 

b)

Сколько дополнительных чисел можно представить, если не вводить в

рассмотрение особые случаи ±.

или NaN?

 

c)

Поясните, почему для ±.

and NaN выделено специальное представление.

 

Упражнение 5.38 Рассмотрим следующие десятичные числа: 245 и 0.0625.

 

a)

Запишите эти числа в формате с плавающей точкой и одинарной точностью.

Выразите ваш ответ в шестнадцатеричной системе.

 

b)

Выполните сравнение величин двух 32-разрядных чисел, полученных в

задании (a). Другими словами, интерпретируйте два 32-разрядные числа,

как числа в дополнительном коде и сравните их. Будет ли сравнение таких

целых чисел давать корректный результат?

 

c)

Вы решили предложить новый формат с плавающей точкой и одинарной

точностью. Единственное отличие от стандарта IEEE 754 чисел с плавающей

точкой и одинарной точностью состоит в том, что вы предлагаете для

порядка использовать дополнительный код, а не смещение. Запишите два

числа в соответствии с вашим новым стандартом. Выразите ваш ответ в

шестнадцатеричной системе.

 

d)

Будет ли целочисленное сравнение работать с новым форматом из

задания (c)?

 

e)

Почему использование алгоритма сравнения целых чисел для чисел с

плавающей точкой удобно?

 

Упражнение 5.39 Спроектируйте сумматор чисел с плавающей точкой и

одинарной точностью с использованием вашего любимого языка описания

аппаратуры. Перед написанием кода нарисуйте схему вашего проекта.

Промоделируйте и протестируйте ваш сумматор, чтобы доказать скептикам,

что он работает корректно. Вы можете ограничиться использованием только

положительных чисел и округление выполнять до нуля (выполнять усечение).

Также вы можете не рассматривать особые случаи, приведенные в Табл. 5.2.

 

Упражнение 5.40 В этом упражнении вам нужно будет спроектировать

32-битовый умножитель с плавающей точкой. Умножитель имеет два 32-битовых

входа для чисел с плавающей точкой и один 32-битовый выход. Вы можете

ограничиться использованием только положительных чисел и округление

выполнять до нуля (выполнять усечение). Также вы можете не рассматривать

особые случаи, приведенные в Табл. 5.2.

 

a)

Опишите последовательность шагов, необходимых умножения 32-битовых

чисел с плавающей точкой.

 

b)

Нарисуйте схему 32-битового умножителя с плавающей точкой.

 

c)

Опишите 32-битовый умножитель с плавающей точкой на языке описания

аппаратуры. Промоделируйте и протестируйте ваш умножитель, чтобы

доказать скептикам, что он работает корректно.

 

Упражнение 5.41 В этом упражнении вам нужно будет спроектировать

32-битовый префиксный сумматор.

 

a)

Нарисуйте схему вашего проекта.

 

b)

Спроектируйте 32-битовый префиксный сумматор с использованием языка

описания аппаратуры. Промоделируйте и протестируйте ваш сумматор и

покажите, что он работает корректно.

 

 

Глава 5 Цифровые функциональные узлы

 

c)

Чему будет равна задержка 32-битового префиксного сумматора,

спроектированного в задании (a)? Задержка каждого двухвходового

логического элемента равна 100 пс.

 

d)

Спроектируйте конвейерную версию 32-битового префиксного сумматора,

нарисуйте его схему. Насколько быстро будет быстро работать конвейерный

префиксный сумматор? Потери на упорядочение (tpcq + tsetup) равны 80 пс.

Спроектируйте сумматор так, чтобы он имел максимально возможное

быстродействие.

 

e)

Спроектируйте 32-битовый конвейерный префиксный сумматор с

использованием языка описания аппаратуры.

 

Упражнение 5.42 Инкрементор к N-разрядному числу прибавляет 1. Постройте

8-разрядный инктрементор с использованием полусумматоров.

 

Упражнение 5.43 Постройте 32-разрядный синхронный реверсивный счетчик

(Up/Down counter). Он имеет входы Reset и Up. Когда вход Reset установлен в 1,

все выходы сбрасываются в 0. В противном случае, если Up = 1, счетчик считает

вверх, а когда Up =0 – вниз.

 

Упражнение 5.44 Спроектируйте 32-разрядный счетчик, состояние которого

увеличивается на 4 по каждому фронту тактового импульса. Счетчик имеет

входы сброса и тактовых импульсов. После сброса все выходы счетчика

устанавливаются в 0.

 

Упражнение 5.45 Измените счетчик из упражнения 5.44 так, чтобы в

зависимости от сигнала управления Load, счетчик либо увеличивал свое

состояние на 4 или загружал новое 32-разрядное значение D. Когда Load = 1,

счетчик загружает новое значение, поданное на вход D.

 

Упражнение 5.46 N-разрядный счетчик Джонсона (Johnson counter) состоит из

N-разрядного сдвигающего регистра, имеющего сигнал сброса. Выход

сдвигающего регистра (Sout) инвертируется и подается назад на его вход (Sin).

Когда счетчик сбрасывается., все его рарзяди принимают нулевое значение.

 

a)

Найдите последовательность значений на Q3:0, которая появляется на

выходе 4-разрядного счетчика Джонсона непосредственно после сброса.

 

b)

Через сколько циклов последовательность на выходе N-разрядного счетчика

Джонсона будет повторяться? Поясните.

 

c)

Спроектируйте десятичный счетчик с использованием 5-разрядного счетчика

Джонсона, десяти элементов И, и инверторов. Десятичный счетчик имеет

входы тактового сигнала и сброса, и выход Y9:0 с прямым кодированием

«1 из 10». После сброса активируется выход Y0. После каждого цикла

активируется следующий выход. После десяти циклов состояние счетчика

повторяется. Нарисуйте схему десятичного счетчика.

 

d)

Какие преимущества может иметь счетчик Джонсона по сравнению с

обычными счетчиками?

 

Упражнение 5.47 Создайте HDL-описание 4-битового сканируемого регистра,

подобного показанному на Рис. 5.37. Промоделируйте и протестируйте свой

HDL-модуль и покажите, что он работает корректно.

 

Упражнение 5.48 Английский язык имеет весьма большую избыточность, что

позволяет восстановить искаженную передачу. Двоичные данные также могут

быть переданы с избыточностью, которая может использоваться для исправления

ошибок. Например, число 0 будет закодировано как 00000, а число 1– как 11111.

Данные передаются через зашумленный канал, который может инвертировать

один или два бита. Приемник может восстановить исходные данные, если в

посылке, соответствующей 0, будет, по крайней мере, три (из пяти) битов 0,

аналогично для 1 будет не менее трех битов 1.

 

a)

Предложите кодировку для передачи двухбитовых блоков 00, 01, 10 и 11 с

использованием пяти битов, которая позволяет исправлять все однобитные

ошибки. Подсказка: кодировка 00000 и 11111 для 00 и 11, соответственно, не

будет работать.

 

b)

Спроектируйте схему, которая будет принимать пятибитовый блок

кодированных данных и декодировать его в двухбитовый блок (00, 01, 10,

or 11), даже если один бит был искажен при передаче.

 

c)

Предположим, вы хотите использовать альтернативную пятибитовую

кодировку. Как можно реализовать этот проект для обеспечения

возможности изменения кодировки без замены аппаратного обеспечения?

 

Упражнение 5.48 Флэш ЭСППЗУ, или просто флэш-память, является

относительно недавним изобретением, которое революционно изменило рынок

потребительской электроники. Изучите и поясните, как работает флэш-память.

Для пояснения принципа работы плавающего затвора используйте диаграммы.

Поясните, как происходит запись информации в память. Оформите ссылки на

использованные ресурсы.

 

Упражнение 5.49 Участники проекта по исследованию внеземной жизни

обнаружили, что на дне озера Моно живут инопланетяне. Для классификации

инопланетян по возможным планетам происхождения на основе данных NASA

(зелёный ил коричневый цвет кожи, слизистость, уродство) нужно создать

цифровую схему. Детальные консультации с внеземными биологами привели к

следующим заключениям:

 

•

Если инопланетянин 1) зеленый и слизкий или 2) уродлив, коричневый и

слизкий, то он может быть марсианином.

•

Если существо 1) уродливое, коричневое и слизкое или 2) зеленое и не

уродливое и не слизкое – оно может быть с Венеры.

•

Если существо 1) коричневое и не уродливое и ни слизкое или 2) зеленое и

слизкое – оно может быть с Юпитера.

Обратите внимание на то, что эти исследования все еще не совсем точны:

например, форма жизни с пятнами зеленого и коричневого цвета, слизкая, но не

уродливая, может быть с Марса или Юпитера.

 

 

a)

Запрограммируйте 4. 4. 3 ПЛМ для идентификации пришельца. Вы можете

использовать точечную нотацию.

 

b)

Запрограммируйте 16. 3 ПЗУ для идентификации пришельца. Вы можете

использовать точечную нотацию.

 

c)

Реализуйте свой проект на HDL.

 

Упражнение 5.50 Реализуйте следующие функции с использованием одного

16. 3 ПЗУ. Для описания содержимого памяти используйте точечную нотацию.

 

a)

X

= AB

+ BC.D

+ A.B.

 

 

b)

Y

= AB

+ BD

 

 

c)

Z

= A

+ B

+ C

+ D

 

 

Упражнение 5.51 Реализуйте функции из упражнения 5.50 с использованием

4. 8. 3 ПЛМ. Вы можете использовать точечную нотацию.

 

Упражнение 5.52 Определите размер ПЗУ, которое можно использовать для

программирования следующих комбинационных схем. Является ли

использование ПЗУ для реализации этих функций хорошим проектным

решением? Поясните, почему да или почему нет.

 

a)

16-битный сумматор/вычитатель с Cin и Cout

b) умножитель 8. 8

c) 16-битный приоритетный шифратор (см. упражнение 2.36)

 

 

Упражнение 5.53 На Рис. 5.65 показан ряд схем, в которых используется ПЗУ.

Можно ли схему в столбце I заменить схемой со столбца II той же строки при

условии надлежащего программирования ПЗУ?

 

Упражнение 5.54 Сколько логических элементов (LE) FPGA Cyclone IV

необходимо для реализации указанных ниже функций? Покажите, как для этого

нужно сконфигурировать один или несколько логических элементов.

При разработке конфигурации не следует пользоваться программами синтеза.

 

a) комбинационная функция из упражнения 2.13 (c)

b) комбинационная функция из упражнения 2.17 (c)

c) функция с двумя выходами из упражнения 2.24

d) функция из упражнения 2.35

e) четырехвходовый приоритетный шифратор (см. упражнение 2.36)

 

Упражнение 5.55 Повторите упражнение 5.54 для следующих функций:

a) восьмивходовый приоритетный шифратор (см. упражнение 2.36)

b) 3:8 декодер

c) четырехбитовый сумматор с последовательным переносом (без входа и

 

 

выхода переноса)

 

d)

конечный автомат из упражнения 3.22

 

e)

счетчик, выход которого представлен в коде Грея, из упражнения 3.27

 

Упражнение 5.56 На Рис. 5.58 показан логический элемент FPGA Cyclone IV LE.

В Табл. 5.5 приведены его временные параметры.

 

a)

Какое минимальное количество логических элементов FPGA Cyclone IV

необходимо для реализации показанного на рисунке 3.26 конечного

автомата?

 

b)

Чему равна максимальная тактовая частота, на которой этот конечный

автомат будет стабильно работать при отсутствии расфазировки тактовых

импульсов?

 

c)

Чему равна максимальная тактовая частота, на которой этот конечный

автомат будет надежно работать, если максимальная расфазировка

тактовых импульсов равна 3 н

 

Табл. 5.5 Временные характеристики Cyclone IV

 

Наименование Величина (пс)

tpcq, tccq

tsetup 76

thold 0

tpd (одного LE) 381

twire (между LE) 246

tskew 0

 

Упражнение 5.57 Повторите упражнение 5.56 для конечного автомата, который

показан на Рис. 3.31 (b).

 

Упражнение 5.58 Вы собираетесь использовать FPGA для реализации

сортировщика леденцов M&M. В машине будет цветовой сенсор и мотор,

который отправляет красные леденцы в одну банку, а зеленые – в другую.

Проект будет реализован как конечный автомат с использованием

FPGA Cyclone IV. Временные характеристики FPGA приведены в Табл. 5.1.

Вы хотите, чтобы ваш конечный автомат работал на частоте 100 МГц. Какое

максимально количество логических элементов (LE) может входить в

критический путь? Чему равна максимальная частота, на которой будет работать

конечный автомат?

 

 

Глава 5 Цифровые функциональные узлы

 

ВОПРОСЫ ДЛЯ СОБЕСЕДОВАНИЯ

В этом разделе представлены типовые вопросы, которые могут быть заданы