Check: process -- процесс самопроверки модели

wait until clk'event and clk=’1’;

wait for 3 ns ;-- задержка на предполагаемое время прохождения

---сигнала в D-триггере и выходном порте микросхемы!

assert(d = q) report "OCHIBKA!! MISCOMPARING ERROR"

severity FAILURE;

end process;

end;

Контрольные вопросы

Cхемотехника -элементарные сведения из прошлых курсов-------------

1.Чем отличается триггер- защелка(latch) от динамического триггера(Flip Flop?

2.Что такое «МОНТАЖНОЕ И» и чем отличается от общей шины?

3.Что такое время предустановки сигнала и по отношению к чему измеряется?

4.Составьте таблицу переходов и состояний D - триггера

5.Какое состояние принимает триггер при включении питания?

 

Элементарные сведения из области моделирования ----------------------

6. Какую систему моделирования вы использовали при моделировании своего обьекта проекта?

7.В тесте D- триггера имеется блок сравнения предполагаемых результатов с входным сигналом - каково его назначение?

8.Чем отличаются результаты поведенческого и временного(post trace &route)моделирования?

9.Зачем производится моделирование проектируемой схемы?

10.Почему подача входных сигналов на вход D привязана к отрицательному фронту тактового сигнала, хотя сам триггер срабатывает по фронту?

11.Как, работая в системе моделирования ModelSim или ISIM (см. приложение Б), добавить во временную диаграмму недостающие сигналы?

 

Элементарные сведения из области САПР ---------------------------

 

12.Перечислите автоматизированные этапы проектирования ПЛИС в САПР ISЕ[1-3].

13.Что указывается при создании проекта?

14.Зачем проводится функциональное (behavioral) и временное моделирование(post trace) и в чем их отличие?

15.Какие настройки (параметры) обычно задаются системе моделирования?

16.Какие настройки (параметры) задаются синтезатору XST?

17.Что делает синтезатор XST и что можно найти в его отчетах?

18.Что делает подсистема конструкторского проектирования (place &routing) и какие данные можно найти в ее отчетах?

19.Что такое файл ограничений (UCF), из чего он состоит и как строится?

20. Из каких панелей (окон) состоит основное окно Навигатора проекта САПР ISЕ?

21. Что делает редактор конструкторских ограничений РАСЕ(версии САПР до 10) или PLAN AHEAD(более поздние версии)?

22.Что делает подсистема построения файла конфигурации (программирования) ПЛИС iMPACT?

23. Какие данные показывает в САПР ISE отчет Summary report?

24. Что такое изображение RTL –view при синтезе и чем оно отличается от изображения Technological view?

 

Элементарные сведения из области ПЛИС---------------------------------

 

25.Что такое элемент типа LUT в ПЛИС Spartan-3?

26.Что такое элемент типа макроячейка (macrocell) в ПЛИС Cool runner?

27. Какие подготовительные действия нужны при программировании ПЛИС на отладочной плате?

28. Как узнать, какие ресурсы ПЛИС FPGA Spartan-3 (или CPLD COOL RUNNER-2)использованы при реализации проектируемой схемы и чему равны задержки выходных сигналов?

29. Сколько LUT занимает схема D- триггера?

30. Как запрограммировать ПЗУ LUT на выполнение функции 4И-не?

31. Что такое ПЛИС типа CPLD и в чем её отличие от FPGA?

32.Насколько отличаются задержки D- триггера, реализованного в ПЛИС по сравнению с например триггерами серии КР1533?

33. Сколько LUT в FPGA (или макроячеек в CPLD) занимает схема D- триггера?

34.Какие задержки имеет сам D- триггер и какие имеет выходной буфер в ПЛИС?

35. Какая мощность потребляется схемой от источника питания?

36.Совпадет ли задержка, указанная в поведенческом (bechavioral)VHDL- описании триггера с задержкой его схемы, синтезированной в базисе ПЛИС?

37.Для чего в тесте(test bench) входной сигнал D изменяется по срезу тактового сигнала CLK, когда сам D-триггер работает по фронту?

 

Элементарные сведения из области отладочных плат c ПЛИС==

 

38. Какие переключатели платы связаны с контактами ПЛИС?

39. Какие контакты ПЛИС связаны со светодиодами отладочной платы?

40. Какие контакты ПЛИС связаны с тактовым генератором?

41. Какая частота тактового генератора в плате?

42. Зачем при программировании отладочной платы используется режим bypass для второй ПЛИС?

 

ВОПРОСЫ ДЛЯ тех, кто защищает работу гораздо позднее сроков – например в декабре

1) Опишите функциональную и структурную модель дешифратора 2 х4

2) Опишите функциональную и структурную модель мультиплексора 2 х 1

3)Опишите функциональную и структурную модель RS-триггера-защелки

4)Опишите функциональную модель Д- триггера с установочным входом

5)Опишите функциональную модель J-K триггера

6) Опишите функциональную модель буферного элемента с тристибильным выходом типа АП3

 

ЛАБОРАТОРНАЯ РАБОТА № 2