Проектирование простого цифрового узла на плис

Цель работы

 

Цель работы состоит в изучении основных элементов ПЛИС типа FPGA Spartan-3, методов построения синтезабельных описаний простых цифровых узлов на языке VHDL, методов их тестирования и в более глубоком изучении САПР ПЛИС ISE [1-3] (см. приложение Б) на примере индивидуального проекта типового узла ЭВМ.

Приобретаемые навыки ─ умение реализовать простейшие узлы цифровой аппаратуры на ПЛИС.

Во всех индивидуальных заданиях предполагается построение описания простого узла на языке VHDL; его функциональная верификация моделированием; создание файла проектных ограничений, автоматизированный логический синтез и конструкторское проектирование в базисе ПЛИС, временное моделирование (с учетом задержек в элементах и проводниках); загрузка проекта в ПЛИС, расположенную на отладочной плате; статическая проверка функционирования узла по свечению светодиодов платы. Дополнительно к основному заданию для оценки «отлично» рекомендуется освоить схемный редактор ECS и ввести в САПР ISE структурное описание проектируемого узла, используя библиотеку графических примитивов ISE [1-2].

Если пользоваться только одними встроенными в отладочную плату средствами индикации, то полная (статическая и динамическая) верификация проекта на плате не всегда может быть выполнена. На большой частоте тактового генератора платы- 50 МГц (подробнее см. краткое описание отладочной платы в приложении В [5]) мелькание сигналов незаметно. Возможно использование в качестве тактового генератора одной из нажимных кнопок платы, при условии включения в версию проекта для стадии отладки на плате схемы устранения дребезга контактов. Либо можно включать в проект схему понижения частоты тактовых сигналов. Примеры описания счетчика, используемого для понижения частоты, и RS-триггера или счетчика для гашения дребезга контактов см. ниже. Работа рассчитана на 4 часа.

Задания выбираются из табл. 1 по номеру студента в группе. Для упрощения проверки описания проектируемого узла предлагается обозначать входы и выходы схем так, как указано в задании.

Таблица 1

Варианты заданий

№ вариан- та	Наименование узла и его функция	Входы (X), выходы (Y)
	Сумматор 2-х разрядный параллельный 4-х чисел с временем сложения=2*Тсум (Тсум-задержка одного сумматора)	У,А,В,С,D [0:1] У=A+B+C+D;
	Сумматор 2-х разрядный параллельный 4-х чисел с максимальным быстродействием за счет конвейеризации с временем сложения = 1*Тсум (Тсум-задержка одного сумматора)	У,А,В,С,D [0:1], clk, rst   У=A+B+C+D;
	Умножитель 4-х разрядных чисел с расшифровкой 2-разрядов множителя (алгоритм Бута)	У,А,В [0:3] Y=A*B;
	Умножитель 2-х 4 разрядных чисел с конвейерной организацией и временем умножения = Тсум+Тсдв	У,А,В [0:3], clk, rst Y=A*B;
	Арбитр циклического обслуживания заявок Х с 3-х направлений без пропуска тактов на проверку очередного направления (1- обсл,0- не надо обсл) .Например при коде 101 на первом такте даем обслуживание направления 0, на втором такте даем обсл направления номер 2	X[0:2],У[0:1],clk,rst
	Приоритетная схема обслуживания. прерываний Х с 3-х направлений с регистром защиты прерывания В (Наиб. Приор слева, вых.У-номер обсл прер.)	X,В[0:2],У[0:1],clk,rst
	Двухразрядное ФИФО на 7 слов	входы CLK, INF[0:1], RST,W_R, EN,-выходы OUTF[0:1},FULL,EMPTY-
	Синхронное OЗУ на 14 двухбитных слова, т.е 14х2	D_IN[0:1],ADR[0:3],D_OUT (0:1) CS,WR_RD, CLK
	Синхронное ПЗУ на 14 трехбитных слова, т.е 14х2	ADR[0:3],D_OUT (0:2) CS,WR_RD,CLK
	Устройство умножения двухразрядных чисел со знаком(знак слева)	Х1,Х2-(0:2) У(0:4)
	Мажоритарная функция- 2 из 3х и схема из четырех таких блоков, реализующая мажорирование по тройкам из 9 сигналов	Функция X[0:2], Y Схема X[0:8], Y
	Счетчик по модулю 5 с асинхронным сбросом R, разрешением счета ЕN	R, Clk, ЕN,Y[0:3]
	Синхронный RS-триггер-защелка с хранением при R=S=1 и регистр из двух таких триггеров Разработать 2 варианта моделей триггера- структ из двух И-НЕ и функциональную и сравнить варианты счетчика	Триггер-R, S, С, Q, NQ Регистр С;R, S, Q, NQ(0:1)
	Реверсивный Счетчик по модулю 3 с синхр.сбросом	RST, CLK, EN,DIR, Y[0:1]
	Счетчик Джонсона на 4 разряда с асинхр сбросом	RST, CLK, EN, Y[0:3]
	Счетчик по модулю 6 c синхронным сбросом	RST, CLK, EN, Y[1:3]
	Схема получения свертки 5-разрядного когда по модулю 3	X1[0:4], Y[0:1], CLK, RST
	Схема поиска комбинации 011 в последовательном коде X1 и счетчик У, который фиксирует номер такта на котором обнаружена комбинация 011 и останавливает подсчет(номер не более 15)	X1, CLK, RST; Y(0:3)
	Реверсивный счетчик 5-разрядныйс асинхр сбросом	RST, CLK, EN, DIR, Y[1-5]
	Счетчик У с кодированием состояний в коде Грея. 3 разряда. асинхр сброс.	RST, CLK, EN, Y[1-3]
	Реверсивный счетчик 4-разрядный,синхр сброс.	RST, CLK, EN, DIR, Y[1:4]
	3-х разрядный регистр- сдвигатель вправо и влево(LR) на 1 разряд. прием из Х1при LOAD=1	CLK, LOAD,LR, SH,; Х1[1-3], Y[1-3]
	Регистр циклического сдвига влево или вправо,3 разр	CLK, LOAD, SH, Х1[1-3],,Y[1-3]-выход
	n-разрядный регистр -сдвигатель вправо и влево(LR) на 1 разряд. n=4, прием из Х1при LOAD=1	CLK, LOAD,X1[1-4],LR, SH, Y[1-4]
	Коммутатор 2х2(соединение типа каждый X с каждым Y, но соединение двух входов с одним и тем же выходом запрещено)	DIR, W1, W2, X1, X2, Y1, Y2
	Однонаправленный одноразрядный коммутатор 3х3(любой вход X можно пропустить на любой выход Y)	W1, W2, W3, X1, X2, X3, Y1, Y2, Y3
	Трех разрядное ФИФО на 4 слова	CLK, INF(0:3), RST,W_R,EN, OUTF(0:2),,FULL,EMPTY
	Схема определения количества 1 в двоичном коде Например в коде 0110 две единицы	X1[0:3], Y1[0:1]
	Схема сравнения двух двухразрядных чисел Х со знаком (всего 3 разряда)	X1, X2(0:2), Y1-равно,У2-больше,У3-меньше
	Двоично-десятичный счётчик с синхронным сбросом	CLK, ЕN, RST, Y[1-4]
	На входы Х1 и Х2 2-х разрядных сдвиговых регистров поступает поток битов. Схема сравнения выдает 1 на одном из трех выходов: Y1-равно. Y2-больше и Y3-меньше	X1, X2[0:1], clk, rst , Y1, Y2,У3
	АЛУ,выполняет операции над 2 –х разрядными кодами со знаком. Операции И,ИЛИ,+,-	X1, X2, KOP, RSE(0:2) , С-перенос
	Устройство умножения трехразрядных чисел со знаком в дополнительном коде	Х1,Х2-(0:2) У(0:4)
	Стек на 4 двухразрядных слова у которого вх Х, вых У	X1(0:3), clk,WR_RD,EN-входы; У(0:3),full,empty-выходы
	Схема перевода 5 разрядного двоичного кода в код Грея	Х,У(0:3)
	Двухразрядное ФИФО на 7 слов	CLK, INF(0:1), RST,W_R,EN, OUTF(0:1),,FULL,EMPTY-
	OЗУ на 10 восьмиразрядных слова, т.е 10х8	D_IN, D_OUT (0:7); ADR(0:3),CS,WR_RD
	ПЗУ на 10 четырехбитных слова	ADR(0:3),D_OUT (0:3) CS,WR_RD-выходы
	Кодовый замок с последовательным вводом 3- разрядного кода. например если ввели 110 то D_OUT=1, При двух неверных попытках -тревога-T=1	CLK, D_i,EN, RST, D_OUT,T
	Преобразователь 3-х разрядного прямого кода в дополнительный. Первый слева разряд-знак	D_I,D_OUT (0:2)
	ПЗУ на 4 трехбитных слова(4х3) с контролем по четности	ADR,D_OUT (0:2) CS,WR,control
	3-разрядный Арбитр последовательного обслуживания. Пример- приняли D_in=011,сначала D_out=2,потом D_out=3,потом D_out=2 и тд код.D_OUT=0 означает не надо обслуживать	CLK,, RST; D_OUT(0:1), D_IN(0:2), LOAD,En
	Счетчик по модулю 5	RST, CLK, EN; Y(1:3)
	Реверсивный счетчик 3-разрядный	RST, CLK, EN, DIR; Y(1:3),
	n-разрядный регистр- сдвигатель вправо и влево LR на 1 разряд. n=3. прием из Х1при LOAD=1	CLK,X1(0:2),LR, LOAD, SH, Y1, Y2, Y3
	Кодовый замок с параллельным вводом 3- разрядного кода. Например если ввели 110, то D_OUT=1/ При двух неверных попытках-тревога-T=1	CLK, D_i,EN, RST, D_OUT,Т
	Cхема распознавания адреса устройства(К) Адрес (3 разр.) передается последовательным кодом вместе с двумя контрольными разрядами (код Хэмминга, исправляющий одну ошибку)	CLK,RST,А,К=110,У
	АЛУ над 2 –х разрядными параллельными кодами со знаком. Операции XOR,-,+,-	X1, X2, KOP, RSE(0:2),С Все 3-х разрядные, С-перенос
	Мультиплексор 4 -> 1,построенный из мультиплексоров 2-1	Х1, Х2, X3,Х4 SEL(0:2), Y
	Узел шифрации шестнадцатиричного кода X на базе ПЗУ. Например буква А-1010 преобразуется в 0001, а В -1011 в 1101 и тп	Х,D_OUT (0:3), CLK,CS,
	OЗУ на 8 тpехбитных слова, т.е 8х3	D_IN,D_OUT (0:2), ADR(0:3), CS,WR_RD
	Двухразрядный реверсивный счетчик на J-K триггерах cо сбросом и установкой	Триггер-J, K, CLK, R, S, Q, NQ
	Cхема дешифратора 3-8 из двух дешифраторов 2 -> 4 с разрешающим входом(типа ИД14).	Х1, Х2,Х3, EN, Y1, Y2, Y3,У4,У5,У6,У7,У8
	Счетчик Джонсона на 4 разряда, синхронный сброс	RST, CLK, EN, Y(0: 3)
	Двухразрядный сумматор в доп.коде чисел со знаком Со-выходной перенос	A, B(0:2), Ci, S(0:2), Co
	. Схема дешифратора 3->6 построенная из двух 2 ->3	Дешифратор 2-3 -Х1, Х2, EN, вых:Y1, Y2, Y3
	.Мультиплексор 6-1 построенный из двух мультиплексоров. 3 -> 1 с разрешающим входом	Мультиплексор 3-1 -Х1, Х2, X3, SEL(0:1), EN, Y
	Схема исключающего. ИЛИ на 4 входа с Д- триггерным выходом., построенная из двухвходовых исключающее ИЛИ.	Х1, Х2,Х3,Х4, EN, Y, CLK
	Одноразрядный сумматор, состоящий из 2 полусумматоров. Двухразрядный сумматор, построенный из них.	A, B, Ci, -вых:S, Co
	D-триггер с разрешающим входом EN и синхронным сбросом. Регистр сдвига- трехразрядный, построенный из них.	Д-триггер D, EN, CLK, R, Q, NQ
	J-K триггер c синхронным сбросом. Трехразрядный счетчик, построенный из них.	JK-триггер J, K, CLK, R, Q, NQ
	D-триггер c асинхронным сбросом R и установкой S Счетчик на 3 разряда, построенный из них	D-триггер D, CLK, R,S, Q, NQ
	D-триггер с синхронной установкой S и сбросом R. Т-триггер,построенный на его основе. и счетчик на 2 разряда из этих Т-триггеров	D-триггер D, CLK, S, R,Q, NQ
	T-триггер с асинхронным сбросом. Реверсивный Счетчик на 3 разряда, построенный из них.	Т-триггер T, CLK, R, Q, NQ
	Схема нормализации положительного вещественного числа Х Мантисса 5 разряда, показатель 3 разряда	Х(0:7), Y(0:7)

 

 

Домашняя подготовка

 

Ознакомиться с описанием данной лабораторной работы.

Изучить соответствующие разделы конспекта лекций и рекомендуемую литературу по ПЛИС, отладочной плате и САПР [1─5], по языку VHDL [6─9]. См. также список интернет- ресурсов в приложении В.

Ответить на контрольные вопросы (см. список в конце описания работы).

Разработать функциональное описание узла и тестирующей программы на языке VHDL, самопроверяющийся тест, предполагаемую схему узла в базисе ПЛИС с архитектурой FPGA (функциональное описание ПЛИС Spartan-3 см. приложение В[4,5]),С помощью САПР оценить быстродействие требуемые на реализацию схемы узла ресурсы и потребляемую мощность от источника питания. ПЛИС, предложить статический тест проверки работоспособности схемы узла на отладочной плате. Если необходимо для проведения верификации проекта на отладочной плате, разработать узел подавления дребезга контактов и включить его в версию проекта, загружаемую в плату. Учесть возможные при проектировании ограничения на нежелательность наличия в проекте управляемых тактовых сигналов (см. UCF-файлы)

 

Лабораторное задание

 

Перед началом работы проводится коллоквиум.

При выполнении работы необходимо пользоваться рекомендациями, приведенными в приложениях А, Б.

Результатом работы является демонстрация временных диаграм моделирования и функционирования спроектированного узла на отладочной плате.

По итогам работы составляется отчет, который включает: результаты домашней подготовки ─ описание проекта и тестирующей программы на языке VHDL; протокол работы с САПР; временные диаграммы моделирования (поведенческого ─ Behavioral Simulation) и пост-трассировочного (Post Place & Routing), отчет программы оценки потребляемой проектом мощности. комментарий, поясняющий их отличие; фрагменты отчета САПР (Synthesis Report) с оценками затрат оборудования ПЛИС (количество LUT, количество триггеров и т.п.) и быстродействия (Timing Report) полученной схемы узла (требуемое время предустановки – setup данных по отношению к тактовому сигналу, время задержки- offset после такта и т.п.); функциональную схему узла (как ее рисует синтезатор ─ RTL-View) и принципиальную электрическую(технологическую) схему- technological view;

отчет –оценка, сделанная САПР по потребляемой мощности, выводы по проделанной работе, включающие найденные ошибки, результаты сравнения ожидаемых результатов с фактическими.

Завершается выполнение работы защитой.

ВАРИАНТЫ работы в классе кафедры

1) Полученные дома в ходе подготовки к работе VHDL-файлы вы переписываете в классе кафедры ПК в каталог с вашим именем в каталоге вашей группы E/Laby/Poliakov и создаете проект(см приложение). Работать с флешки не стоит- замедление на порядок).

Потом BIT-файл проекта через кабель, подключенный к ЛРТ порту ПК загружается в плату с ПЛИС СПАРТАН-3.

2) Если у вас ноутбук, там обычно ЛПТ порта нет и можно работать с платой через переходник или USB порт. Но кабель USB имеется только для плат СПАРТАН- 3Е.(это кабель такой же, как кабель подключения ПК к принтеру). Напоминаем, что цоклевка контактов ПЛИС Спартан 3Е отличается от Спартан 3-см.описание лаб.1. Подробное описание плат см. на сайте фирмы Digilent.