Вопрос 2 - функциональный преобразователь (фп) на программируемой логической матрице (плм). Структурная схема и работа фп. Реализация контерма и переключательной функции на плм.

Вопрос 2 - Функциональный преобразователь (ФП) на программируемой логической матрице (ПЛМ). Структурная схема и работа ФП. Реализация контерма и переключательной функции на ПЛМ.

 

Программируемая логическая матрица:

 

 

• М1 – конъюнктивная матрица И;

• М2 - дизъюнктивная матрица ИЛИ;

• X1..Xn – входы ПЛМ;

• Y1..Ym – выходы ПЛМ;

• 1..q – выходы М1 и входы М2;

• ПЛМ(n,m,q)

• n – число входов;

• m – число выходов;

• q – число выходов матрицы М1.

• ПЛМ(16,16,96) – tзд = 50 нс

Формирование контерма:

 

 

 

• X1..Xn – прямые и инверсные входы матрицы М1;

• 1..k..q – выходы матрицы М1;

• p1..p2n – входы управления конфигурацией терма;

• 0 v X = X;
1 v X = 1.

• 0 & X = 0;
1 & X = X.

Вопрос 3 - Функциональный преобразователь (ФП) на программируемой матрице логики (ПМЛ). Структурная схема и работа ФП. Реализация системы уравнений в нормальной дизъюнктивной форме (НДФ) на ПМЛ.

 

Программируемая матрица логики:

 

q = 4..6

 

Вопрос 4 - Функциональный преобразователь (ФП) табличный LUT. Структурная схема и работа ФП. Реализация переключательных функций на ПЗУ.

 

Табличный преобразователь:

 

 

 

• LUT (Look-up-table) – Таблица перекодировки (ТП);

• R_S (Reset _ Set) – блок управления сбросом – установкой триггера RG1;

• MS1 – мультиплексор 2 → 1;

• RG1 – D-триггер;

• PRn (Preset negative) – вход установки триггера в 1 (L-активный);

• CLRn (Clear negative) - вход установки триггера в 0 (L-активный);

• D (Data) – информационный вход D-триггера;

• Q (Quit) – выход триггера

 

Постоянные запоминающие устройства:

 

 

Пример:

Реализация любой функция 32 переменных.

• На одном ПЗУ емкостью V = 2³² бит = 4 Гбит.

• На 11 4-х входовых ПЗУ
емкостью V₁ = 2⁴ бит = 16 бит;
общая емкость V = 11V₁ = 176 бит.

Вопрос 5 - Функциональный преобразователь (ФП) на мультиплексоре. Структурная схема и работа ФП фирмы Actel. Реализация переключательных функций на мультиплексоре.

 

Функциональный преобразователь на мультиплексоре:

 

 

• Формирование “мажоритарной функции”.

• MUX – мультиплексор;

• ‘0’, ‘1’ – логические уровни сигналов;

• X1, X2, X3 – информационные сигналы;

 

Функциональный преобразователь фирмы Actel:

 

 

 

• КС – комбинационная схема;

• MS – мультиплексор 4 → 1;

• X1..X4 – входы ФП;

• A1, A0, B1, B0 – входы ФП;

• Y – выход ФП;

• S1..S0 – адресные входы мультиплексора;

• ЭП – элемент памяти;

• RG1 - триггер;

• CLK (Clock) – вход синхронизации;

• Reset – сброс триггера;

• D – информационный вход триггера;

• Q - информационный выход триггера;

• CLRn – вход сброса триггера;

 

Вопрос 6 - Функциональный преобразователь (ФП) на программируемом логическом устройстве (ПЛУ). Структурная схема и работа ПЛУ. Реализация секции цифрового автомата на ПЛУ.

 

 

Вопрос 7 - Семейство ПЛИС MAX 7000. Общая характеристика семейства. Структурная схема ПЛИС MAX 7000. Назначение элементов структурной схемы.

 

Общая характеристика семейства:

• Тип конфигурационной памяти: EEPROM;

• Комбинационная часть ЛЭ: программируемая матричная логика (ПМЛ);

• Способы программирования:

– Вне системы: Программатор ASAP2 (фирмы ALTERA);

– В составе системы (ISP): ByteBlaster, BiteBlaster, JTAG.

• Защита информации: Бит секретности.

 

Структура ПЛИС MAX 7000S:

 

• ЛБ – логический блок;

• МЯ – макроячейка;

• ЛПМИ – локальная программируемая матрица И;

• ПМС – программируемая матрица соединений;

• БВВ – блок ввода\вывода;

• ГШУС – глобальная шина управляющих сигналов;

• ГШРВ – глобальная шина разрешения выхода;

• OE (Output Enable) – разрешение выхода;

• GCLK (Global Clock) – глобальная синхронизация;

• GCLR (Global Clear) – глобальная очистка триггеров ПЛИС

 

Вопрос 8 -Структурная схема макроячейки ПЛИС MAX 7000. Основные характеристики ячейки. Назначение логического и параллельного расширителей.

Структура макроячейки ПЛИС MAX 7000S:

 

Логический расширитель MAX 7000S:

Скобочные формы

• fm = x1 x2 x3;

• Yk = x1 x2 x3 v x1 x2 x3 x5 v
x1 x2 x3 x7 x9 =
fm (1 v x5 v x7 x9);

• Yn = x1 x2 x3 x7 v x1 x2 x3 x8 x v
x3 x4 x9 =
fm (x7 v x8) v x3 x4 x9;

 

 

Параллельный расширитель MAX 7000S:

Y = f1 v f2 v … v fm; m > 5;

m = 14.

Y = f1 v f2 v … v f14;

Y = (f1 v…v f5) v (f6 v…v f10) v (f11 v…v f14);

Y1 = f1 v…v f5;

Y2 = f6 v…v f10;

Y3 = f11 v…v f14.

Y = Y1 v Y2 v Y3.

 

Вопрос 12 - Организация процесса обработки информации. Основные характеристики последовательного и потокового (конвейерного) стилей обработки.

 

 

Вопрос 17 - Цифровые автоматы Мура. Структурная схема автомата. Описание работы автомата с помощью ориентированного граф состояний. Объявление обыкновенного и вырожденного автомата Мура в секции VARIABLE. Проблема неиспользуемых состояний и ее решение. Описание логики работы автомата.

 

Если выходы конечного автомата зависят только от состояний автомата, Вы можете определить его выходы в предложении WITH STATES объявления конечного автомата.

Файл moore1.tdf, приведенный ниже, реализует автомат Мура на четыре состояния.

 

SUBDESIGN moore1

(

clk: INPUT;

reset: INPUT;

y: INPUT;

z: OUTPUT;

)

VARIABLE

ss: MACHINE OF BITS (z)

WITH STATES (s0 = 0,

s1 = 1,

s2 = 1,

s3 = 0);

BEGIN

ss.clk = clk;

ss.reset = reset;

 

TABLE

% текущее текущий следующее %

% состояние вход состояние %

ss, y => ss;

s0, 0 => s0;

s0, 1 => s2;

s1, 0 => s0;

s1, 1 => s2;

s2, 0 => s2;

s2, 1 => s3;

s3, 0 => s3;

s3, 1 => s1;

END TABLE;

END;

 

Этот пример определяет состояния конечного автомата с помощью объявления конечного автомата. Переходы между состояниями определены в таблице переходов, которая реализована с помощью оператора Table. В этом примере автомат ss имеет 4 состояния, но только один бит состояния (z). Компилятор автоматически добавляет другой бит и создает соответствующие присваивания для синтезированной переменной для представления автомата на 4 состояния. Этот автомат требует не менее 2 битов.

Когда значения состояний используются в качестве выходов, как в файле moore1.tdf, проект может использовать несколько логических ячеек, но логические ячейки могут требовать дополнительной логики для управления входами их триггеров. В этом случае модуль логического синтеза компилятора не сможет полностью минимизировать конечный автомат.

Другим способом проектирования конечного автомата с синхронными выходами является опускание присваиваний значений состояниям и точное объявление выходных триггеров. Файл moore2.tdf, приведенный ниже, иллюстрирует этот альтернативный метод.

 

SUBDESIGN moore2

(

clk: INPUT;

reset: INPUT;

y: INPUT;

z: OUTPUT;

)

VARIABLE

ss: MACHINE WITH STATES (s0, s1, s2, s3);

zd: NODE;

BEGIN

ss.clk = clk;

ss.reset = reset;

z = DFF(zd, clk, VCC, VCC);

TABLE

% состояние вход состояние выход %

ss, y => ss, zd;

s0, 0 => s0, 0;

s0, 1 => s2, 1;

s1, 0 => s0, 0;

s1, 1 => s2, 1;

s2, 0 => s2, 1;

s2, 1 => s3, 0;

s3, 0 => s3, 0;

s3, 1 => s1, 1;

END TABLE;

END;

 

Вместо определения выхода с помощью присваиваний значений состояниям в объявлении конечного автомата, этот пример включает столбец ‘‘ следующий выход ’’, после столбца ‘‘ следующее состояние ’’ в операторе Table. Этот метод использует D триггер (DFF), вызванный с помощью ссылки, для синхронизации выходов с тактовой частотой.

 

Вопрос 18 - Цифровые автоматы Мили. Структурная схема автомата. Описание работы автомата с помощью ориентированного граф состояний. Объявление автомата в секции VARIABLE. Проблема неиспользуемых состояний и ее решение. Описание логики работы автомата Мили.

 

AHDL поддерживает реализацию конечных автоматов с асинхронными выходами. Выходы этих типов конечных автоматов могут изменяться при изменении входов, несмотря на переходы сигнала Clock.

Файл mealy.tdf, приведенный ниже, реализует автомат Мили на 4 состояния с асинхронными выходами.

 

SUBDESIGN mealy

(

clk: INPUT;

reset: INPUT;

y: INPUT;

z: OUTPUT;

)

VARIABLE

ss: MACHINE WITH STATES (s0, s1, s2, s3);

BEGIN

ss.clk = clk;

ss.reset = reset;

 

 

TABLE

% состояние вход выход состояние %

ss, y => z, ss;

s0, 0 => 0, s0;

s0, 1 => 1, s1;

s1, 0 => 1, s1;

s1, 1 => 0, s2;

s2, 0 => 0, s2;

s2, 1 => 1, s3;

s3, 0 => 0, s3;

s3, 1 => 1, s0;

END TABLE;

END;

 

 

Вопрос 24 - Простые (порты, узлы, группы) и сложные (примитивы буферов и триггеров, модули) переменные в языке AHDL. Назначение, объявление, синтаксис и область применения простых и сложных переменных.

Порты:

Порты модуля

<port name>: <port type> [ = <default port value> ]

 

< port type >::=

INPUT | OUTPUT

| BIDIR | MACHINE INPUT

| MACHINE OUTPUT

< default port value >::= VCC | GND

 

Вопрос 30 - Таблица истинности Truth Table. Назначение, синтаксис и применение оператора.

Оператор Truth Table используется для определения комбинационной логики или для определения поведения автоматов. В таблицах истинности, используемых в AHDL каждая строка таблицы состоит из комбинации входных значений и соответствующих этой комбинации выходных значений. Эти выходные значения могут использоваться как обратные связи для определения переходов автоматов из одного состояния в другое, а также его выходов.

Синтаксис оператора Truth Table:

 

TABLE

<inputs> => <outputs>;

<input values> => <output values>;

{ <input values> => <output values>; }

END TABLE;

Пример:

 

SUBDESIGN decoder

(higt, middle, low: INPUT;

level[1..0]: OUTPUT;

)

BEGIN

DEFAULTS

level[ ] = 0

END DEFAULTS;

TABLE

(higt, middle, low) => level[ ];

B“1XX“ => 3;

B"01X“ => 2;

B“001“ => 1;

END TABLE;

END;

Оператор Truth Table имеет следующие характеристики:

¨ Заголовок таблицы истинности состоит из ключевого слова TABLE, за которым следует разделенный запятыми список входов, символ (=>) и разделенный запятыми список выходов таблицы. Заголовок таблицы истинности заканчивается символом (;).

¨ Входы таблицы истинности являются булевскими выражениями; выходы являются переменными. В примере, показанном выше, входными сигналами являются a0 и f[4..1].q; выходными сигналами являются f[4..1] и control.

 

Тело таблицы истинности состоит из одного или более компонентов, каждый из которых представляет одну или более строку и заканчивается символом (;).

Каждый компонент состоит из разделенного запятыми списка входов и разделенного запятыми списка выходов. Входы и выходы разделены символом (=>).

Каждый сигнал имеет однозначное соответствие с значениями в каждом компоненте тела таблицы истинности. Таким образом, первый компонент в примере, показанном выше, определяет, что когда a0 имеет значение 0, а f[4..1].q имеет значение B”0000”, то f[4..1].d примет значение B”0001”, а сигнал control примет значение 1.

Входные и выходные значения могут быть числами, предопределенными константами VCC и GND, символическими константами (т.е. символическими именами, используемыми как константы) или группами чисел или констант. Входные значения могут также иметь значение X (безразличное состояние).

Входные и выходные значения соответствуют входам и выходам, названия которых указаны в заголовке таблицы.

Описание таблицы истинности заканчивается ключевыми словами END TABLE, за которыми следует символ (;).

 

В отношении описания таблицы истинности необходимо соблюдать следующие правила:

¨ Имена, используемые в заголовке таблицы истинности должны представлять собой либо одиночные узлы, либо группы.

¨ Нет необходимости оговаривать в таблице истинности все возможные комбинации входных сигналов. Можно использовать символ “X” для определения того, что выходное значение не зависит от входного. Следующий пример определяет, что, если a0 имеет высокий уровень и f4 имеет низкий уровень, то логические уровни остальных входов не имеют значения. Таким образом, можно указать лишь общую часть нескольких комбинаций входных сигналов, а для всех остальных использовать символ “X”:

 

TABLE

a0, f[4..1].q => f[4..1].d, control;

 

0, B"0000" => B"0001", 1;

0, B"0100" => B"0010", 0;

1, B"0XXX" => B"0100", 0;

X, B"1111" => B"0101", 1;

END TABLE;

 

¨ Количество разделенных запятыми элементов таблицы истинности должно в точности соответствовать количеству элементов в заголовке таблицы истинности. В противном случае в отношении выходных сигналов используются значения по умолчанию.

¨ При использовании символа “X” для определения нескольких комбинаций значений входных сигналов необходимо внимательно следить за тем, чтобы определяемое таким образом подмножество комбинаций не перекрывалось ни с каким другим подмножеством в пределах данной таблицы истинности. В противном случае возможны непредсказуемые результаты.

Вопрос 2 - Функциональный преобразователь (ФП) на программируемой логической матрице (ПЛМ). Структурная схема и работа ФП. Реализация контерма и переключательной функции на ПЛМ.

 

Программируемая логическая матрица:

 

 

• М1 – конъюнктивная матрица И;

• М2 - дизъюнктивная матрица ИЛИ;

• X1..Xn – входы ПЛМ;

• Y1..Ym – выходы ПЛМ;

• 1..q – выходы М1 и входы М2;

• ПЛМ(n,m,q)

• n – число входов;

• m – число выходов;

• q – число выходов матрицы М1.

• ПЛМ(16,16,96) – tзд = 50 нс

Формирование контерма:

 

 

 

• X1..Xn – прямые и инверсные входы матрицы М1;

• 1..k..q – выходы матрицы М1;

• p1..p2n – входы управления конфигурацией терма;

• 0 v X = X;
1 v X = 1.

• 0 & X = 0;
1 & X = X.