Аналіз послідовного інтерфейсу з DSP-процесорами

Наявність послідовного порту усуває необхідність використання паралельних шин для підключення АЦП і ЦАП до DSP-процесорів.

Структурна схема одного з двох послідовних портів процесора сімейства ADSP-21хх наведена на рис. 4.7. Передаючий (TX) і приймаючий (RX) регістри послідовного порту визначені на рівні синтаксису мови асемблера DSP-процесорів і не відображаються в пам'яті процесора.

Характеристики послідовного порту: окремі секції прийому і передачі даних для кожного порту; подвійна буферизація регістрів прийому і передачі даних; тактові імпульси для послідовного обміну можуть генеруватися як всередині процесора, так і поступати ззовні; сигнали синхронізації фреймів можуть бути внутрішніми або зовнішніми; довжина передаваних слів може складати від 3 до 16 біт; автоматична генерація переривань. Апаратний компандер звільняє ресурс ядра процесора

 

Рис. 4.7.

В приймальній частині послідовного порту сигнал фреймової синхронізації прийому (RFS) ініціює прийом даних. Послідовний потік даних (DR), що приймаються, від зовнішнього пристрою (АЦП), побітно записується в приймальний регістр зсуву. Для бітової синхронізації використовуються спадаючі фронти тактових імпульсів сигналу SCLK. Після завершення прийому чергового слова, воно записується в регістр RX, і послідовний порт генерує запит переривання, по якому ядро процесора має можливість прочитати ухвалене слово з регістра RX.

Запис в регістр TX готує послідовний порт до передачі даних. Початок передачі даних супроводиться сигналом фреймової синхронізації передачі (TFS). Потім слово з регістра TX записується у внутрішній передаючий регістр зсуву. Дані з передаючого регістра зсуву побітно посилаються на ЦАП. Для синхронізації послідовно передаючих на зовнішній пристрій даних (DT) використовуються позитивні фронти імпульсів тактового сигналу SCLK. Після передачі першого біта послідовний порт генерує запит переривання, по якому ядро процесора може записати в регістр передачі даних нове слово, не дивлячись на те, що передача попередніх даних ще не завершена.

При нормальному режимі фреймової синхронізації сигнал RFS або TFS перевіряється по низхідному фронту тактового сигналу SCLK. Якщо у цей момент сигнал фреймової синхронізації активний, то дані доступні (в режимі передачі) або дані фіксуються в приймальному регістрі зсуву (в режимі прийому) по низхідному фронту наступного тактового імпульсу сигналу SCLK. Сигнал фреймової синхронізації не перевіряється далі до закінчення передачі або прийому всього слова, що залишилося. При альтернативному режимі фреймової синхронізації сигнал фреймової синхронізації встановлюється в тому ж самому такті сигналу SCLK, що і перший біт слова. Біти даних фіксуються по низхідному фронту сигналу SCLK, але сигнал фреймової синхронізації перевіряється тільки в такті, що відповідає першому біту. Генерований всередині сигнал фреймової синхронізації залишається в активному стані на весь час прийому або передачі послідовного слова..

Послідовні порти процесорів сімейства ADSP-21хх універсальні. Сигнали TFS, RFS або SCLK можуть або генеруватися вбудованим генератором процесора сімейства ADSP-21хх (режим master), або поступати від зовнішнього джерела (режим slave). Полярність цих сигналів може бути змінена програмно, ще більш підвищуючи таким чином гнучкість інтерфейсу. Порт також містить апаратні засоби компандування з μ- і А-характеристикою для голосових телекомунікаційних додатків.

Часові діаграми роботи послідовного порту процесора ADSP-2189M, працюючого в режимі прийому (альтернативний режим фреймової синхронізації), наведені на рис.4.8. Перший (низхідний) фронт сигналу SCLK, наступний після негативного (низхідного) фронту сигналу RFS, синхронізує фіксацію старшого біта даних (MSB) від АЦП у вхідному регістрі зсуву процесора. Процес продовжується до тих пір, поки всі послідовні біти не будуть по черзі прийняті у вхідному регістрі зсуву. Основні часові характеристики, на які потрібно звернути увагу, це час встановлення послідовних даних (tSCS) і час їхнього утримання (tSCH) по відношенню до негативних фронтів сигналу SCLK. 

Рис. 4.8.

Часова діаграма запису в пам’ять а процесорах сімейства ADSP-21хх наведена на рис.4.9.

Рис. 4.9.

Послідовний інтерфейс між АЦП AD7853/AD7853L і ADSP-2189M наведений на рис. 4.10. Схема функціонує в режимі передачі даних від АЦП до DSP (альтернативний режим фреймової синхронізації, АЦП працює в режимі "майстер"). В ІС AD7853/AD7853L є внутрішні регістри, які доступні для запису з сторони DSP-процесора через послідовний порт. Ці регістри використовуються для установки різних режимів роботи АЦП AD7853/AD7853L, а також для ініціалізації процесу калібрування..

Організація стандартного інтерфейсу між процесором ADSP-2189M і ЦАП AD5322 наведена на рис. 4.11. Зауважимо, що сигнал синхронізації для AD5322 задається генератором тактового сигналу процесора ADSP-2189M. Також існує можливість зовнішньої по відношенню до AD5322 генерації сигналів SCLK і SYNC і їхнього використання для синхронізації процесора ADSP-2189M. Послідовний інтерфейс AD5322 недостатньо швидкий для роботи з ADSP-2189M на максимальній швидкості, яку може забезпечити процесор. Проте частота сигналу синхронізації послідовного порту процесора може бути запрограмована на відповідну швидкість, підтримувану швидкими або повільними ЦАП.

Рис. 4.10

Вхідний регістр зсуву в мікросхемі AD5322 має розрядність 16 біт. 16-розрядне слово складається з чотирьох бітів управління, за якими слідує 12 біт даних для ЦАП. Перший відісланий біт визначає, для якого з двох є ЦАП (А або В) призначені дані. Другий біт визначає використання буферизованого або небуферизованого режиму роботи входу опорної напруги. Наступні два біти керують режимами роботи ЦАП.

Рис. 4.11

Схема інтерфейсу між АЦП AD9201, ЦАП AD9761 і процесором ADSP-21065L наведена на рис.4.12.

Рис. 4.12