Глава 15. Основные блоки микросхем цифровой обработки сигналов

В настоящее время получили распространение схемы, в которых выходной сигнал формируется непосредственно в цифровой форме. Затем этот сигнал преобразуется в аналоговую форму при помощи цифро-аналогового преобразователя. В составе этих микросхем широко используются сумматоры, умножители и цифровые фильтры. Изучение устройств прямого цифрового синтеза начнем с простейшего устройства обработки цифровых сигналов — двоичного сумматора.

Двоичные сумматоры

Важным элементом цифровых устройств, выполняющих арифметическую обработку цифровой информации, является сумматор. Построение двоичных многоразрядных сумматоров обычно начинается с одноразрядного сумматора по модулю 2. В табл. 15.1 приведена таблица истинности этого сумматора. Ее можно получить, исходя из правил суммирования одиночных бит в двоичной арифметике, которые мы рассматривали ранее.

Таблица 15.1. Таблица истинности сумматора по модулю 2

Вход X	Вход Y	Выход

 

В соответствии с принципами реализации принципиальноый схемы по произвольной таблице истинности, рассмотренными в предыдущих главах, получим принципиальную схему сумматора по модулю 2. Формирование этой схемы ничем не отличается от предыдущих примеров, рассмотренных ранее. Как и раньше выделяем строки содержащие единицу в выходном сигнале. Они реализуются элементами "2И". Нулевые потенциалы входных сигналов в этих строках превращаются в единичные при помощи инверторов. Объединение выходов логических элементов в один производится логическим элементом "2ИЛИ". Полученная принципиальная схема сумматора по модулю 2 приведена на рис. 15.1.

Рис.15.1. Принципиальная схема, реализующая таблицу истинности сумматора по модулю 2

Сумматор по модулю 2 (для двух входов его схема полностью совпадает со схемой исключающего "ИЛИ") изображается на принципиальных схемах как показано на рис. 15.2.

Рис.15.2. Условно-графическое обозначение схемы, выполняющей логическую функцию "исключающего ИЛИ"

Сумматор по модулю 2 выполняет суммирование без учета переноса между двоичными разрядами. В полном двоичном сумматоре его необходимо учитывать, поэтому требуются элементы, позволяющие формировать перенос в следующий двоичный разряд. Таблица истинности такого устройства, называемого полусумматором, приведена в табл. 15.2.

Обратите внимание, что сигналы в приведенной таблице истинности расположены в порядке, принятом для схем, то есть в соответствии с тем, что сигнал распространяется слева направо. В результате перенос, который имеет двоичный вес больший, по сравнению с суммируемыми разрядами записан правее. В математике принят другой порядок разрядов числа. Старший разряд на бумаге записывается самым левым, а младший разряд записывается самым правым. В результате может возникнуть путаница. Чтобы этого не произошло, приведу десятичный эквивалент каждой строки таблицы истинности полусумматора (табл. 15.2).

Первая строка этой таблицы истинности получена из арифметического выражения 0+0=0₁₀(00₂). Вторая строка получена из арифметического выражения 0+1=1₁₀(01₂). Третья строка получена из арифметического выражения 1+0=1₁₀(01₂). Четвертая строка получена из арифметического выражения 1+1=2₁₀(10₂).

Таблица 15.2. Таблица истинности полусумматора

Вход A	Вход B	Выход S	Выход PO	Математическое выражение
				0+0=010 (002)
				0+1=110 (012)
				1+0=110 (012)
				1+1=210 (102)

 

В соответствии с принципами построения произвольной таблицы истинности получим принципиальную схему полусумматора. Схема, соответствующая таблице истинности, содержащейся в табл. 15.2, приведена на рис. 15.3.

Рис.15.3. Принципиальная схема цифрового устройства, реализующего таблицу истинности полусумматора

Полусумматоры выпускаются в виде отдельных микросхем и используются в качестве отдельных модулей в составе больших интегральных микросхем, поэтому ГОСТом предусмотрено условно-графическое обозначение полусумматора. Оно приведено на рис. 15.4.

Рис.15.4. Условно-графическое обозначение полусумматора

Полусумматор формирует перенос в следующий разряд, но не может учитывать перенос из предыдущего разряда, поэтому он и называется полусумматором. В результате такой особенности полусумматор не может использоваться в качестве отдельного устройства. Практический интерес представляет полный сумматор.

Таблицу истинности полного одноразрядного двоичного сумматора (табл. 15.3), как и таблицу истинности полусумматора, можно получить из правил арифметического суммирования двоичных чисел. В обозначении входов и выходов полного сумматора использовано следующее правило: в качестве входов использованы одноразрядные двоичные числа A и B; сумма — это одноразрядное двоичное число S; перенос обозначен буквой P; для обозначения входа переноса используется сочетание букв PI (I — сокращение от английского слова input, вход); для обозначения выхода переноса используется сочетание букв PO (O — сокращение от английского слова output, выход).

Таблица 15.3. Таблица истинности полного двоичного одноразрядного сумматора

№	PI	A	B	S	PO	Математическое выражение
						0+0+0=010 (002)
						0+0+1=110 (012)
						0+1+0=110 (012)
						0+1+1=210 (102)
						1+0+0=110 (012)
						1+0+1=210 (102)
						1+1+0=210 (102)
						1+1+1=310 (112)

 

Теперь, точно так же как и в предыдущих случаях, соответствии с правилами построения принципиальной схемы по произвольной таблице истинности получим схему полного двоичного одноразрядного сумматора. Схема, соответствующая таблице истинности, содержащейся в табл. 15.3, приведена на рис. 15.5. Эта схема построена с использованием СДНФ.

Рис.15.5. Принципиальная схема, реализующая таблицу истинности полного двоичного одноразрядного сумматора

Схему полного одноразрядного сумматора можно минимизировать. Для этого достаточно посмотреть на две последние строки его таблицы истинности. Мы можем увидеть, что сигнал переноса в них не зависит от сигнала, присутствующего на входе B. Поэтому этот вход можно не заводить на вход схемы "И".

В результате описанных рассуждений вместо двух нижних элементов"3И" можно воспользоваться одним двухвходовым элементом "2И". Точно такая же ситуация возникает если рассмотреть строки 6 и 8. В этом случае лишним оказывается вход A. То есть и в этом случае можно обойтись одним двухвходовым логическим элементом "2И".

Вход PI оказывается лишним в выражениях, описывающих строки 4 и 8. В результате описанных действий принципиальная схема формирования переноса в следующий разряд сумматора упрощается, и приобретает вид, приведенный на рис. 15.6.

Рис.15.6. Минимизированная принципиальная схема, реализующая таблицу истинности полного двоичного одноразрядного сумматора

Примером одноразрядного двоичного сумматора может служить микросхема средней интеграции К155ИМ1. Условно-графическое обозначение полного двоичного одноразрядного сумматора показано на рис. 15.7.

Рис.15.7. Условно-графическое изображение полного двоичного одноразрядного сумматора

Однако для выполнения вычислений в схемах цифровой обработки сигналов недостаточно точности одноразрядного сумматора. В них применяются 16- или даже 40-разрядные двоичные сумматоры.

Для того чтобы получить многоразрядный сумматор из полученного выше одноразрядного сумматора, достаточно соединить входы и выходы переносов соответствующих двоичных разрядов. Принципиальная схема четырехразрядного сумматора, реализованная на четырех одноразрядных сумматорах, приведена на рис. 15.8.

Рис.15.8. Принципиальная схема четырехразрядного двоичного сумматора

На приведенной схеме двоичный вес разрядов суммируемых чисел A и B отображен непосредственно в названии цепи. Например, цепь A0 передает нулевой разряд числа A, цепь B2 передает второй разряд числа B. Названия входа PI и выхода переноса PO не изменены.

Полный двоичный четырехразрядный сумматор изображается на схемах с использованием условно-графического обозначения, показанного на рис. 15.9. Обратите внимание, что в этом обозначении входы двоичного слова A объединены в отдельное поле. Точно так же объединены входы двоичного слова B. Вход и выход сигналов переноса на приведенном условно-графическом обозначении микросхемы тоже выделены в отдельные поля. Изображенная таким образом микросхема намного более наглядно отображает свои функции.

Рис.15.9. Условно-графическое обозначение полного двоичного4-разрядного сумматора на схемах

Приведенная на рис. 15.8 схема не оптимизирована по быстродействию, она служит лишь для пояснения принципа действия многоразрядного двоичного сумматора. В применяемых на практике схемах никогда не допускают последовательного распространения переноса через все разряды многоразрядного сумматора, так как это снижает его быстродействие.

Для увеличения скорости работы двоичного сумматора используется отдельная схема формирования переносов для каждого двоичного разряда. Таблицу истинности для такой схемы легко получить из алгоритма суммирования двоичных чисел, а затем применить хорошо известные нам принципы построения цифрового устройства по произвольной таблице истинности.

Следующим, широко используемым в схемах цифровой обработки сигналов устройством, является цифровой двоичный умножитель. Эти устройства используются как в схемах масштабирования (усилители или аттенюаторы) или гетеродинирования сигналов, так и в составе цифровых фильтров.

Цифровые умножители

Умножение чисел в двоичном виде производится подобно умножению в десятичной системе счисления. Как мы помним из школьного курса, легче всего осуществлять умножение в столбик. При реализации этого алгоритма потребуется перемножить каждый разряд множимого на соответствующий разряд множителя.

Рассмотрим в качестве примера умножение двух четырехразрядных двоичных чисел. Пусть требуется умножить число 1011₂ (11₁₀) на число 1101₂ (13₁₀). В результате умножения мы ожидаем получить число 10001111₂ (143₁₀). Выполним операцию умножения в столбик в двоичной системе, как это показано на рис. 15.10.

Рис.15.10. Выполнение операции умножения в столбик

Для формирования произведения требуется вычислить четыре частичных произведения. Обратите внимание, что в двоичной арифметике требуется выполнять умножение только на числа 0 и 1. Это означает, что нужно либо суммировать множимое к сумме остальных частичных произведений, либо нет. В результате для формирования частичного произведения можно воспользоваться логическими элементами "2И", подключенными к каждому двоичному разряду множимого.

Для формирования частичного произведения, кроме операции умножения на один разряд, требуется осуществлять его сдвиг влево на число разрядов, соответствующее весу разряда множителя. Сдвиг можно осуществить простым соединением соответствующих разрядов частичных произведений к необходимым разрядам двоичного сумматора.

Для того чтобы принципиальная схема умножителя была похожа на алгоритм двоичного умножения, приведенный на рис. 15.10, используем условно-графические изображения микросхем, где входы расположены сверху, а выходы снизу. Это разрешено ГОСТом. В полном соответствии с алгоритмом умножения в столбик нам потребуются три четырехразрядных сумматора.

Принципиальная схема умножителя, реализующая алгоритм двоичного умножения в столбик, приведена на рис. 15.11.

Формирование частичных произведений в схеме, приведенной на рис. 15.11, осуществляют цифровые микросхемы D1, D3, D5 и D7. В этих микросхемах в одном корпусе содержится сразу четыре логических элемента "2И".

Сумматор, выполненный на микросхеме D6, суммирует первое и второе частные произведения. При этом младший разряд первого частного произведения не нуждается в суммировании (см. рис. 15.11). Поэтому он подается на выход умножителя непосредственно (разряд M0).

Второе частное произведение должно быть сдвинуто на один разряд. Это осуществляется тем, что младший разряд выходного числа сумматора D6 соединяется со вторым разрядом произведения (M1). Но тогда первое частное произведение необходимо сдвинуть на один разряд влево по отношению ко второму частному произведению!

Рис.15.11. Принципиальная схема матричного умножителя 4´4

Это арифметическое действие выполняется тем, что младший разряд группы входов A соединяется с первым разрядом частного произведения, первый разряд группы входов A соединяется со вторым разрядом частного произведения, и т.д. Однако старший разряд группы входов A не с чем соединять!

Для того чтобы разрешить это противоречие вспомним, что если записать слева от числа ноль, то значение исходного числа не изменится, поэтому мы должны этот разряд соединить с общим проводом схемы, добавляя тем самым ноль в старший разряд первого частного произведения.

Точно таким же образом осуществляется суммирование к результату третьего и четвертого частного произведения. Эту операцию выполняют микросхемы D4 и D2 соответственно. Отличие в построении схемы заключается только в том, что здесь не нужно задумываться о старшем разряде предыдущей суммы, ведь предыдущая микросхема сумматора формирует сигнал переноса для последующей микросхемы.

Если внимательно посмотреть на схему умножителя, приведенную на рис. 15.11, то можно увидеть, что она образует матрицу, сформированную цепями, по которым передаются разряды числа A и числа B. В точках пересечения этих цепей находятся логические элементы "2И". Именно по этой причине умножители, реализованные по данной схеме, получили название матричных умножителей.

Скорость работы схемы, приведенной на рисунке 15.11, определяется максимальным временем распространения сигнала по самому длинному пути. Это путь, проходящий через микросхемы D7, D6, D4, D2. Время работы схемы можно сократить, если сумматоры располагать не последовательно друг за другом, как это предполагается алгоритмом, приведенным на рис. 15.10, а суммировать частичные произведения попарно, затем суммировать пары частичных произведений и т.д. В этом случае время выполнения операции умножения значительно сократится.

Особенно заметен выигрыш в быстродействии при построении многоразрядных умножителей. Однако ничего не бывает бесплатно. В обмен на увеличение быстродействия придется заплатить увеличением разрядности сумматоров, а значит сложностью схемы. Если сумматоры частных произведений останутся той же разрядности, что и ранее, то разрядность сумматоров пар частичных произведений должна быть увеличена на единицу.

Разрядность сумматоров четверок частичных произведений будет на два разряда больше разрядности сумматоров частичных произведений, так как при суммировании четырех чисел их значение в наиболее неблагоприятном случае может увеличиться в четыре раза, и т.д.

Цифровые матричные умножители широко применяются в схемах обработки сигналов для изменения коэффициента передачи устройства, для реализации преобразователей частоты, и как составляющая часть цифровых фильтров.

Теперь рассмотрим следующий блок, не менее часто используемый в схемах формирования цифровой обработки и сигналов. Это постоянные запоминающие устройства.