Схемы фазовой подстройки частоты

Рассмотрим основные блоки, входящие в структурную схему фазовой автоматической подстройки частоты (ФАПЧ). Структурная схема ФАПЧ приведена на рис. 12.2.

Рис.12.2. Структурная схема цепи фазовой автоподстройки частоты

В состав этой структурной схемы входит фазовый детектор (ФД), формирующий сигнал ошибки формируемого колебания. Выходное колебание вырабатывается генератором, управляемым напряжением (ГУН). Образцовое колебание в этой схеме формирует опорный генератор (ОГ). Еще одним неотъемлемым звеном цепи фазовой автоподстройки частоты является фильтр нижних частот (ФНЧ), позволяющий избежать самовозбуждения всей схемы в целом.

В зависимости от элементов, использованных в схеме фазовой автоподстройки частоты, она может быть аналоговой (при использовании аналоговых схем фазового детектора), цифровой (при использовании в качестве фазового детектора логических цепей) и полностью цифровой (при реализации фильтра низкой частоты в цифровом виде).

В результате работы схемы, приведенной на рис. 12.2, мы в идеальном случае можем получить точно такое же колебание, что и колебание опорного генератора. Но тогда зачем нужна вся схема. Ведь можно было бы просто взять сигнал с выхода опорного генератора.

Первая задача, которую можно решить при использовании схемы фазовой автоматической подстройки частоты — это реализация детектирования частотно-модулированного сигнала. Если снимать напряжение с выхода ФНЧ, входящего в состав схемы фазовой автоподстройки частоты, то его уровень будет пропорционален отклонению частоты опорного генератора от номинального значения.

Однако мы собирались использовать схему ФАПЧ для генерации заданного набора частот. То есть нам требуется научиться изменять частоту генератора управляемого напряжением. Для этого включим в цепь обратной связи делитель частоты, как это показано на рис. 12.3. Частота сигнала на выходе этого делителя уменьшится по сравнению с входным значением в коэффициент деления раз. Но ведь схема фазовой автоподстройки частоты будет поддерживать значения частот на входе фазового детектора равными друг другу. Это означает, что частота на выходе ГУН под действием цепи автоматической подстройки должна будет увеличиться в коэффициент деления раз относительно частоты опорного колебания.

Рис.12.3. Структурная схема цифрового синтезатора частот

В структурной схеме, приведенной на рис. 12.3, использован делитель с переменным коэффициентом деления (ДПКД). Изменяя коэффициент деления N делителя ДПКД, можно перестраивать выходную частоту генератора.

Как мы уже знаем из предыдущих глав, коэффициент деления цифрового делителя частоты может достигать несколько тысяч. Выбрав достаточно низкую опорную частоту f _оп можно получить шаг перестройки синтезатора, удовлетворяющий требованиям к перестраиваемому генератору частот. Шаг перестройки синтезатора в схеме ФАПЧ получается равным частоте опорного генератора.

Обычно в радиотехнических схемах требуется малый шаг перестройки генератора. Величина этого шага составляет сотни герц или, в крайнем случае, единицы килогерц. В результате возникает новая проблема. Мы не можем использовать для формирования такой частоты кварцевый генератор, ведь приемлемые по габаритам и стоимости кварцевые резонаторы могут работать только в диапазоне частот от 1 до 30 МГц.

Тем не менее, для получения низкой частоты сравнения на входах фазового детектора, на выходе опорного генератора можно поставить еще один цифровой делитель частоты с постоянным коэффициентом деления, как это выполнено в схеме, приведенной на рис. 12.4. В этой схеме мы можем выбирать значения частот сравнения f_ср, опорной частоты f_оп и выходного колебания f в достаточно широком диапазоне.

Рис.12.4. Структурная схема цифрового синтезатора частот с малым шагом перестройки частоты

В качестве примера давайте определим требования к блокам, входящим в структурную схему синтезатора, вырабатывающего частоты в диапазоне от 146 до 174 МГц. Пусть в схеме будет использован генератор опорной частоты 6,4 МГц. Такие высокостабильные генераторы предлагаются многими фирмами в качестве готовых модулей, например модуль 6.4 MHz CFPT-9006-FC-1B фирмы C-MAC.

Шаг перестройки по частоте в заданном диапазоне частот определяется разносом радиоканалов по частоте. В настоящее время в этом диапазоне частот МККР рекомендует строить аппаратуру с шириной полосы радиоканала 12,5 кГц. Пусть наш синтезатор частот будет обладать именно таким шагом настройки частоты. Тогда частота сравнения на входе фазового детектора тоже должна соответствовать этому значению. Отсюда можно определить коэффициент деления постоянного делителя ПД:

Теперь определим максимальное и минимальное значение коэффициентов деления ДПКД:

Все полученные коэффициенты деления легко реализуются одной из схем делителей частоты (цифровых счетчиков), рассмотренных нами в предыдущих главах. Теперь можно приступать к разработке принципиальной схемы синтезатора. Единственным блоком, не рассмотренным в предыдущих главах, остался блок определения ошибки по частоте. Остановимся на этом блоке подробнее.

Схемы определения ошибки по частоте

В качестве фазового детектора в цепи фазовой автоподстройки частоты могут быть использованы различные схемы. Схемы частотных и фазовых детекторов широко используются в аналоговой технике. Это могут быть хорошо известные схемы фазовых детекторов, построенные на диодах. В качестве фазового детектора прекрасно может работать аналоговый умножитель, хорошо известный в аналоговой схемотехнике.

Однако в большинстве случаев в таких схемах используются трансформаторы, что делает такие схемы неудобными для массового производства, поэтому имеет смысл попытаться найти решение при помощи цифровых микросхем.

Цифровой фазовый детектор

В аналоговых схемах наилучшими характеристиками обладают фазовые детекторы, построенные на основе умножителя. Составим таблицу истинности умножителя, сигнал на входе и выходе которого может принимать только два значения — единицу и минус единицу. Использование таких значений позволяет интерпретировать сигнал на входе умножителя как знак аналогового сигнала. Полученная таблица истинности умножителя знаков приведена в табл. 12.1.

Таблица 12.1. Таблица истинности умножителя знаков

X1	X2	Y
–1	–1
–1		–1
	–1	–1

Если теперь символ "–1" обозначить как "0", то мы увидим, что полученная таблица истинности совпадает с инвертированной таблицей истинности логического элемента "исключающее ИЛИ". Для сравнения в табл. 12.2 приведена таблица истинности логического элемента "исключающее ИЛИ".

Таблица 12.2. Таблица истинности элемента "исключающее ИЛИ"

X1	X2	Y

 

Инверсия выходного сигнала в нашем случае не имеет принципиального значения. В случае необходимости мы всегда можем использовать дополнительный инвертор или изменить схему включения регулировочного элемента в генераторе управляемом напряжением. Это означает, что логический элемент "исключающее ИЛИ" вполне может быть использован в качестве фазового детектора. Схема цифрового фазового детектора приведена на рис. 12.5.

Рис.12.5. Схема цифрового фазового детектора

Для проверки рассмотрим три варианта сигналов, поступающих на вход фазового детектора, построенного на основе схемы "исключающего ИЛИ". В первом варианте сигналы на входах фазового детектора полностью синфазны. Временные диаграммы сигналов на входе и выходе логического элемента "исключающее ИЛИ" приведены на рис. 12.6.

Рис.12.6. Временные диаграммы синфазных сигналов

Анализируя эти сигналы можно сделать вывод, что при синфазных напряжениях на входах фазового детектора, построенного на логическом элементе "исключающее ИЛИ" на выходе присутствует нулевое напряжение.

Теперь подадим на входы фазового детектора сигналы, сдвинутые друг относительно друга на 15°. Временные диаграммы сигналов с таким сдвигом фазы на входе и выходе логического элемента "исключающее ИЛИ" приведены на рис. 12.7.

Рис.12.7. Временные диаграммы сигналов, сдвинутых по фазе на 15°

В этом случае на выходе логического элемента "исключающее ИЛИ" появляются импульсы с частотой, равной частоте входных сигналов. Длительность формируемых импульсов пропорциональна сдвигу фаз входных сигналов. Если проинтегрировать этот сигнал, то можно получить напряжение, пропорциональное фазовому сдвигу между входными сигналами.

Подадим на входы фазового детектора сигналы, сдвинутые друг относительно друга на 165°. Временные диаграммы сигналов на входе и выходе логического элемента "исключающее ИЛИ" приведены на рис. 12.8.

Рис.12.8. Временные диаграммы сигналов, сдвинутых по фазе на 165°

Как и ожидалось, скважность сигнала на выходе фазового детектора изменилась. Теперь напряжение на выходе сглаживающей RC цепочки близко к напряжению питания. Можно построить зависимость напряжения на выходе схемы детектора от сдвига фаз на ее входе. Эта зависимость приведена на рис. 12.9.

Рис.12.9. Зависимость напряжения на выходе фазового детектора от сдвига фаз входных колебаний

Анализируя эту зависимость можно сделать вывод, что фазовый детектор, построенный на основе логического элемента "исключающее ИЛИ" обладает прекрасной линейностью преобразования разность фаз — напряжение и вполне может заменить аналоговый фазовый детектор.

Цифровой частотный детектор

Частотный детектор обычно строится на основе фазового детектора. Для этого необходимо преобразовать изменение частоты входного сигнала в изменение его фазы. В цифровых детекторах это преобразование может быть осуществлено обычной задержкой входного сигнала. В качестве элемента задержки можно воспользоваться обыкновенным инвертором. Принципиальная схема частотного детектора, реализованного в соответствии с этим принципом, приведена на рис. 12.10.

Рис.12.10. Принципиальная схема частотного детектора, построенного на логических элементах

Для того чтобы понять, как работает эта схема рассмотрим временные диаграммы сигналов на входах и выходе логического элемента "исключающее ИЛИ", приведенные на рис. 12.11.

Рис.12.11. Временные диаграммы сигналов на входах и выходе логического элемента "исключающее ИЛИ"

По приведенным временным диаграммам видно, что длительность импульсов на выходе логического элемента "исключающее ИЛИ" зависит от задержки использованного инвертора. При этом их период зависит от частоты входного колебания. Это означает, что скважность импульсов, а, следовательно, и напряжение на выходе интегрирующей RC цепочки определяется частотой входного колебания.

Частотная зависимость напряжения на выходе исследуемой схемы цифрового детектора приведена на рис. 12.12.

Рис.12.12. Частотная зависимость напряжения на выходе схемы цифрового частотного детектора

По приведенной на рис. 12.12 частотной зависимости видно, что цифровой частотный детектор обладает прекрасной линейностью. Линейность зависит в основном от длительности фронтов импульсов.

Так как время задержки одиночного инвертора составляет единицы или десятки наносекунд, то рабочая полоса частотного детектора составляет сотни или десятки мегагерц соответственно. При этом крутизна его частотной характеристики получается недостаточной для большинства практических применений. Например, не позволяет использовать данный детектор для демодуляции частотно-модулированных сигналов.

Увеличить крутизну частотной характеристики частотного детектора можно, увеличив время задержки сигналов на входе умножителя, собранного на основе логического элемента "исключающее ИЛИ". Так как в одном корпусе микросхемы обычно находится несколько инверторов, то можно увеличить количество инверторов, использующихся в качестве элементов задержки, практически не увеличивая занимаемой площади печатной платы. Подобная схема частотного детектора приведена на рис. 12.13.

Рис.12.13. Принципиальная схема частотного детектора,построенного на трех инверторах

Частотная зависимость этого детектора приведена на рис. 12.14. Преобразование частоты в напряжение на выходе схемы можно производить на трех участках этой зависимости.

Рис.12.14. Частотная зависимость напряжения на выходе схемы цифрового частотного детектора

Крутизна частотной характеристики увеличилась втрое. Во столько же раз уменьшился частотный диапазон одного участка. Можно сделать вывод, что крутизна частотной зависимости частотного детектора зависит от величины задержки на входе умножителя, собранного на логическом элементе "исключающее ИЛИ". При этом, чем больше крутизна этой зависимости, тем в меньшем диапазоне частот работает цифровой частотный детектор.

Фазовый компаратор

При работе в цепи фазовой автоподстройки ошибка по фазе может приводить к неточной настройке синтезатора. Это связано с принципиальной работой фазового детектора — он вырабатывает напряжение, использующееся для настройки ГУН. Для удержания ГУН на заданной частоте необходим постоянный сдвиг фаз межу опорным колебанием и подстраиваемым колебанием, вырабатываемым ГУН. Устранить этот недостаток можно при использовании схемы фазового компаратора.

Фазовый компаратор позволяет формировать напряжение не пропорциональное фазе, а соответствующее знаку фазы, то есть на его выходе может быть три значения напряжения: отставание по фазе, опережение по фазе и точное совпадение по фазе входных колебаний.

Если проинтегрировать такое напряжение на конденсаторе, то при отставании фазы колебания с выхода ГУН (частота на выходе ГУН меньше требующегося значения), напряжение на конденсаторе будет уменьшаться. При опережении фазы колебания с выхода ГУН фазы опорного колебания (частота на выходе ГУН больше требующегося значения), напряжение на конденсаторе будет увеличиваться. Один из вариантов реализации схемы фазового компаратора приведен на рис. 12.15.

Рис.12.15. Принципиальная схема фазового компаратора

Для построения фазового компаратора в этой схеме используются два D‑триггера. На тактовые входы этих триггеров подаются опорное и подстраиваемое колебания. При подаче на вход схемы высокого потенциала, в триггер записывается единичное значение. При записи единичных значений в оба триггера триггеры обнуляются сигналом, формируемым микросхемой D2.

В результате, в процессе работы схемы фазового компаратора при опережении фазы опорного колебания импульсы будут формироваться на выходе триггера D1.1, при опережении фазы подстраиваемого колебания импульсы появятся на выходе триггера D1.2. При точном совпадении фаз опорного и подстраиваемого колебания импульсы на выходе обоих триггеров будут настолько короткими, что ими можно пренебречь.

Импульсы с выходов триггера D1.1 подаются на заряжающий конденсатор C1 ключ, собранный на транзисторе VT1, а импульсы с выхода триггера D1.2 подаются на разряжающий конденсатор C1 ключ, собранный на транзисторе VT2. В результате, напряжение на конденсаторе C1 будет оставаться неизменным только при точном совпадении фазы опорного и подстраиваемого колебаний.

Временные диаграммы сигналов на входах и выходах фазового компаратора при различном соотношении фаз опорного и подстраиваемого колебаний приведены на рис. 12.16.

Рис.12.16. Временные диаграммы сигналов на входах и выходахтриггеров, входящих в состав фазового компаратора: а — опорное колебание опережает подстраиваемое по фазе; б — подстраиваемое колебание опережает опорное по фазе; в — колебания совпадают по фазе

Обычно для управления варикапами, входящими в состав генератора управляемого напряжением (ГУН), требуются напряжения, большие напряжения питания цифровых микросхем (порядка 12 … 15 В). В таких случаях на выходе фазового компаратора, схема которого приведена на рис. 12.15, требуется усилитель. В некоторых случаях можно обойтись без усилителя, если воспользоваться диодными ключами, как это показано на принципиальной схеме, приведенной на рис. 12.17.

Рис.12.17. Принципиальная схема фазового компаратора с диодными ключами

В приведенной на рис. 12.17 схеме фазового компаратора заряд емкости C1 производится через резистор R5, а разряд этой емкости производится через резистор R4 и полностью открытый транзистор VT1. Использование различных резисторов в цепи заряда и разряда конденсаторов позволяет независимо регулировать время перестройки синтезатора вниз и вверх по частоте.

На этом можно завершить обзор элементов, входящих в состав схемы фазовой подстройки частоты и перейти к рассмотрению конкретных примеров использования схем ФАПЧ.

Умножители частоты

Цепи фазовой подстройки частоты часто используются для умножения частоты. Раньше для этой цели использовались схемы генераторов гармоник с последующим выделением соответствующей гармоники узкополосным фильтром.

Намного лучше для этой цели подходит схема фазовой автоподстройки частоты. В этой схеме относительно просто можно изменять коэффициент умножения частоты изменением коэффициента деления в цепи обратной связи. Для умножения частоты внутри микросхем используется либо цифровая, либо полностью цифровая схема фазовой автоподстройки частоты.

Умножители частоты в настоящее время обычно используются для увеличения внутренней тактовой частоты больших интегральных микросхем. В этих микросхемах цифровая схема фазовой автоподстройки частоты получила название аналогового умножителя тактовой частоты, а полностью цифровая схема ФАПЧ получила название цифрового умножителя частоты.

Для увеличения тактовой частоты цифровых микросхем чаще используется полностью цифровая схема умножения частоты, а для смешанных схем или схем, предназначенных для цифровой обработки сигналов предпочтительнее использование аналогового умножителя частоты. Это связано со спектральной чистотой выходного сигнала. Аналоговая схема обеспечивает более стабильное колебание, но при этом медленнее выходит на рабочий режим.

Пример принципиальной схемы аналогового умножителя тактовой частоты приведен на рис. 12.18.

Рис.12.18. Принципиальная схема аналогового умножителя частоты

В этой схеме опорный генератор с кварцевой стабилизацией частоты реализован на логических элементах D4 и D6. Генератор, управляемый напряжением, реализован на элементах D1 и D3. В качестве регулировочного элемента использован полевой транзистор VT1. Фазовый компаратор реализован на микросхемах D7, D8 и D10. Полосу захвата цепи фазовой автоподстройки определяет фильтр низкой частоты, реализованный на конденсаторе C4.

Данный умножитель частоты допускает только шестнадцать ступеней регулировки тактовой частоты, однако для целей задания тактовой частоты цифровой микросхемы, такого набора частот вполне достаточно. Код, определяющий коэффициент умножения в схеме, изображенной на рис. 12.18, вводится через SPI порт, собранный на сдвиговом регистре D2. Особенности применения этого порта мы уже рассматривали ранее.

В более сложных схемах умножителей частоты вводятся делители между опорным генератором и фазовым компаратором. Это позволяет реализовывать дробные коэффициенты умножения частоты.