В реверсивном счётчике объединяются схемы суммирующего и вычитающего счётчиков. Кроме того, предусматривается возможность управления направлением счёта.

Многие реверсивные счётчики дополняются входами предварительной установки состояния.

 

Один из вариантов условного графического изображения таких счётчиков имеет вид:

D₁ CT2 1 Q₁ Подача импульсов счёта на вход +1 задаёт режим

D₂ 2 Q₂ суммирования, а на вход -1 – режим вычитания.

D₃ 4 Q₃ Сигналом по входу L счётчик устанавливается в

D₄ 8 Q₄ состояние, заданное на входах D. При этом безразлич-

L но, подаются счётные импульсы или нет.

+1 Сигналом по входу R счётчик устанавливается в

-1 ³15 нулевое состояние. При этом безразлично наличие или

R £0 отсутствие как счётныех импульсов, так и сигнала предварительной установки состояния счётчика.

 

Выходы разрядов счётчика помечаются весовыми коэффициентами двоич-ных разрядов.

На выходе переноса (помечен ³ 15) активный сигнал появляется при единичном состоянии счётчика, а на выходе займа (помечен £ 0) – при нулевом.

 

Выходы переноса и займа используются в основном для построения многоразрядного реверсивного счётчика. При этом выходы переноса и займа предыдущего счётчика соединяются, соответственно, с входами +1 и -1 последующего счётчика.

 

В интегральном исполнении выпускаются суммирующие и реверсивные счётчики. Как правило, микросхемы двоичных счётчиков имеют 4 разряда. В маркировке микросхем счётчиков используются буквы ИЕ, например, К155ИЕ5.

 

3.10. Счётчики с произвольным модулем счёта.

На практике бывает потребность в построении счётчиков по модулю, мень-шего максимального, т.е. < 2ⁿ. Такие счётчики строятся на основе двоичных счётчиков.

При использовании суммирующего

0 1 К_С-1 2ⁿ-1 счётчика последовательность чисел на
выходе счётчика по модулю К_С совпадает с двоичной от 0 до К_С-1, после чего следует начальное состояние и цикл счёта повторяется.

При использовании вычитающе-

2ⁿ-1 2ⁿ-2 2ⁿ-K_c+1 0 го счётчика выходная последова-тельность чисел совпадает с двоичной от 2ⁿ-1 до 2ⁿ-К_С+1.

 

Таким образом, в любом случае необходимо исключить "лишние" состо-яния счётчика путём замены на начальное в первом случае К_С-е состояние, а во втором случае – состояние 2ⁿ-К_С.

 

Отсюда напрашивается следующая схема построения счётчика по модулю К_С на основе суммирующего и вычитающего счётчика:

С СТ2 СО C CT2 СО В момент выявления

Q К_С z Q 2ⁿ-K_C z требуемого состояния

R S двоичного счётчика

схема обнаружения (СО) вырабатывает сигнал z его установки в начальное состояние.

 

Очевидно, что СО реализует функцию конституенты нуля или единицы относительно требуемого состояния счётчика.

При этом в общем случае (отсутствие нужных входов принудительной установки) необходимо учитывать все разряды соответствующего числа на выходе счётчика.

 

ЛЕКЦИЯ 12

Например, требуется построить счётчик по модулю 10 на основе суммирующего счётчика. Активным сигналом по его R-входу является 1.

Для решения задачи необходим ù log₂10 é= 4-разрядный счётчик. При этом СО должна реализовывать ФАЛ: z = .

 

Однако при наличии нужных входов принудительной установки для выявления требуемого состояния счётчика достаточно учитывать только единичные или только нулевые позиции соответствующего двоичного числа.

Основанием для этого является следующее свойство двоичных чисел: каждое последующее число отличается от всех предыдущих расположением единиц или, что то же самое, нулей.

 

Так, при использовании суммирующего счётчика с входом R достаточно учитывать только единичные позиции числа К_С. В противном случае счётчик никогда не выйдет из начального, нулевого, состояния.

Тогда ФАЛ, описывающая СО последнего примера, примет вид: z = x₃x₁.

 

При использовании вычитающего счётчика с входом S достаточно учитывать только нулевые позиции числа 2ⁿ – К_С, поскольку в противном случае счётчик никогда не выйдет из начального, единичного, состояния.

 

Счётчики с произвольным модулем счёта являются основой делителей частоты.

 

Первый вариант реализуется, например, на реверсивном счётчике:

Исходное состояние задаётся кодом по информационным входам D (2ⁿ-К_С в режиме суммирования или К_С в режиме вычитания). Установка счётчика в это состояние (цикл счёта) организуется соединением входа управления предварительной установкой (входа L) с выходом переноса или займа в зависимости от выбранного направления счёта.

 

D₁ CT2 1 N Второй вариант

D₂ 2 предполагает ис-

D₃ 4 С СТ2 Y ЦК z пользование циф-

D₄ 8 Q Вых. рового компарато-

L R ра (ЦК).

+1 На входы ком-

-1 ³15 Вых. паратора подаётся выходной код счётчика и

R £ 0 опорный код, соответствующий коэффициен-

ту деления N.

При достижении счётчиком состояния, код которого равен опорному, компаратор формирует сигнал сброса счётчика в нулевое состояние.

 

Один из вариантов построения цифрового компаратора при единичном значении сигнала сброса описывается ФАЛ: z = (y₁Ån₁)Ú(y₂Ån₂)Ú…Ú(y_mÅn_m), где m – число разрядов счётчика.

 

 

4.ПОЛУПРОВОДНИКОВЫЕ ЗАПОМИНАЮЩИЕ УСТРОЙСТВА.

 

4.1. Классификация и основные характеристики ЗУ.

ЗУ

 

Оперативные (ОЗУ) Постоянные (ПЗУ)

Статические Динамические Масочные Однократно Репрограммируемые

(RAM) (RAMD) (ROM) (PROM) (EPROM, EEPROM)

 

ЗУ разделяются на оперативные (ОЗУ) и постоянные (ПЗУ).

ОЗУ предназначены для сравнительно кратковременного хранения информации. При отключении напряжения питания информация в них разрушается.

По способу хранения информации в запоминающем элементе различают:

1. Статические ОЗУ (сокращённо обозначаются RAM), где в качестве запоминающих элементов используются асинхронные RS-триггеры.

2. Динамические ОЗУ (сокращённо обозначаются RAMD), в которых хранение информации осуществляется за счёт заряда конденсаторов, сформи-рованных в структуре полупроводника.

 

ПЗУ предназначены для длительного хранения информации, которая сохраняется и при отсутствии напряжения питания.

ПЗУ разделяются на три группы:

1. Масочные ПЗУ (сокращённо обозначаются ROM), в которые информация записывается однократно в процессе изготовления.

2. Однократно программируемые (сокращённо обозначаются PROM), в которые информация записывается также однократно, но пользователем.

3. Перепрограммируемые или репрограммируемые, допускающие возможность стирания и повторной записи информации.

ПЗУ, в которых стирание информации обеспечивается электрическим путём, сокращённо обозначаются EEPROM, а ультрафиолетовым облучением – EPROM.

 

Все типы ЗУ изготавливаются в виде интегральных микросхем. При этом в маркировке микросхем ОЗУ используются буквы РУ. В маркировке микросхем ПЗУ типа ROM используются буквы РЕ, типа PROM – буквы РТ, типа EPROM – буквы РФ, а типа EEPROM – буквы РР.

 

Выходные цепи ОЗУ организуются с тремя состояниями, а ПЗУ – как с тремя состояниями, так и с открытым коллектором.

Важнейшими характеристиками ЗУ являются:

1. Общая ёмкость С, которая определяется числом хранимых слов N и их разрядностью m: С = Nm.

 

Для хранения одноразрядного слова в ЗУ отводится запоминающий элемент. М-разрядные слова хранятся в ячейках памяти, каждая из кото-рых состоит из m запоминающих элементов.

 

Ёмкость ЗУ измеряется в битах, байтах (1байт = 8 бит), килобитах (1Кбит = 1024 бит), килобайтах (1Кбайт = 8 Кбит = 8192 бит).

 

2. Быстродействие характеризуется временем обращения, которое определяется с момента начала записи или считывания информации до момента их завершения, включая и подготовку ЗУ к следующему обращению.

 

Среди других временных параметров часто приводят длительность импульсов и пауз на различных входах ЗУ, величины временных сдвигов между сигналами и т.д.

Эти параметры необходимы для обеспечения устойчивой работы мик-росхемы ЗУ.

 

3. Напряжение питания, напряжения и токи сигналов в различных режимах работы ЗУ, потребляемая мощность.

 

4. Соответствие между сигналами управления и режимами работы ЗУ.

 

4.2. Организация накопителя ЗУ.

Накопитель является основной частью ЗУ. Состоит он из отдельных запоминающих элементов, число которых равно числу бит хранимой информации.

 

У каждого запоминающего элемента имеется определённый номер (адрес), который должен быть указан при каждом обращении к ЗУ.

Таким образом, в полупроводниковых ЗУ используется адресный принцип хранения информации.

 

К накопителю запоминающий элемент подключается с помощью адресных и разрядных линий (проводников).

Адресные линии используются для выделения одного или совокупности запоминающих элементов, которым устанавливается режим считывания или записи.

По разрядным линиям передаётся записываемая или считываемая информация.

В современных ЗУ функции записи и считывания совмещаются на одной разрядной линии.

 

При построении накопителей используются в основном два способа объединения запоминающих элементов – словарный и матричный.

Словарная организация предусматривает одновременное обращение к нескольким находящимся в строке запоминающим элементам (к одному слову).

ЛЕКЦИЯ 13

Структура накопителя со словарной организацией имеет вид:

 

РЛ РЛ РЛ Адрес выбираемой строки

определяется подачей разреша-
ЗЭ₁₁ ЗЭ₁₂ … ЗЭ_1n ющего сигнала на соответству-
ющую адресную линию.
ЗЭ₂₁ ЗЭ₂₂ … ЗЭ_2n Выделение отдельного за-
поминающего элемента выб-
ранной строки осуществляется

ЗЭ_m1 ЗЭ_m2 … ЗЭ_mn разрядными линиями.

В накопителе матричного

Разрядная линия типа обеспечивается обраще-

ние к каждому запоминающе-

му элементу независимо от

ЗЭ₁₁ ЗЭ₁₂ ЗЭ_1n других.

Структура накопителя с та-

кой организацией имеет вид:

Выбор нужного запомина-

ющего элемента задаётся пе-

ресечением соответствующих

адресных линий по координа-

там X и Y, на которые поданы

разрешающие сигналы.

Адресные линии Y РЛ_K …РЛ₁

Путём наслаивания одноразрядных нако-
пителей формируется К-разрядный накопи-
тель: АЛ Х

Соответствующие адресные линии (АЛ) АЛ Y
одноразрядных накопителей соединяются параллельно. В результате образуется mn К-разрядных ячеек.

 

4.3. Статические ОЗУ.

Накопитель статических ОЗУ имеет матричную структуру.

Запоминающий элемент накопителя представляет собой RS-триггер, построенный на многоэмиттерных транзисторах:
РЛ +5В

Разрешающий сигнал по адресным ли-

ниям (уровень логической 1) определяет

факт обращения к запоминающему элемен-

VT2 Упр. ту с целью записи или считывания.

VT1

АЛ Х При записи информационным входом

АЛ Y является разрядная линия (РЛ), а на управляющий вход подаётся сигнал, инверсный информационному.

Таким образом, при записи 1 открыт второй транзистор, а 0 – первый.

В режиме хранения (на адресных линиях уровень логического 0) эмиттерный ток открытого транзистора замыкается на землю через адресный эмиттер.

При считывании на управляющий вход подаётся уровень между 0 и 1 (1 – 1,5 В) и величина тока в разрядной линии определяет состояние триггера. Меньшее значение тока соответствует единичному состоянию, а большее – нулевому.

Статические ОЗУ имеют следующее условное графическое обозначение:

А₁ RAM Символами А_i помечены адресные входы, исполь-

А₂ зуемые для выбора запоминающего элемента нако-

пителя;

А_n DO символом W/R – вход выбора режима (write/read

W/R - запись/чтение);

CS символом CS – вход выбора кристалла (подобен

DI стробирующему входу КЦУ);

символом DI – информационный вход (input), а DO – выход (output).

Микросхема статического ОЗУ имеет следующую структуру:

Структура микросхемы включает накопитель (НК), дешифраторы кода адреса строк Х и столбцов Y, усилители записи (УЗ) и считывания (УС), уст-
ройство управ-
n DCX 2ⁿ УС ления (УУ).

НК DO

2n CS CS W/R Режим
A УУ 1 ~ Хран.

n DCY 2ⁿ DI W/R 0 1 Счит.

УЗ 0 0 Запись

 

 

Устройство управления задаёт режимы работы ОЗУ в соответствии с комбинацией сигналов CS и W/R:

 

В режиме хранения УЗ блокирован, а выходы УС и одного из дешифраторов установлены в третье состояние.

В результате разрушена связь накопителя с входом и выходом, что исключает возможность случайного искажения хранимой информации.

 

Разряды адресной шины А разделяются на две группы, одна из которых определяет номер строки, а другая – номер столбца накопителя.

Дешифраторы DCX и DCY формируют разрешающие сигналы по одной строке и одному столбцу накопителя, определяя адресованный запоминающий элемент.

 

В режиме записи открывается УЗ и бит информации со входа DI записывается в выбранный запоминающий элемент.

При этом выход УС остаётся в третьем состоянии.

 

В режиме считывания бит информации через УС поступает на выход ОЗУ. При этом УЗ остаётся заблокированным.

 

Во времени сигналы распределяются следующим образом:
А
t Сигнал CS должен по-
W/R даваться с задержкой от-
t носительно адресного сиг-
T_{Ц ОБР.} нала.
CS Тем самым устраняет-
t ся возможность ложного
DO обращения к накопителю
t при смене адреса.
DI К моменту подачи
t сигнала CS должны быть установлены сигналы на всех остальных входах ОЗУ.

 

В режиме считывания содержимое адресуемого запоминающего элемента формируется на выходе ОЗУ с некот