Интерфейс шины процессоров Pentium

По интерфейсу и составу сигналов шина процессора Pentium похожа на шину 486, но имеет значительные отличия. Новые особенности направлены на поддержку политики обратной записи кэша, повышение производительности и обеспечение дополнительных функциональных возможностей.

Шина данных - 64-битная, для повышения производительности обмена с памятью.

Расширения архитектуры

Процессоры Pentium (и более старшие) имеют ряд расширений относительно базовой архитектуры 32-разрядных процессоров и ее развития в процессорах четвертого поколения, появляющихся по мере совершенствования моделей. Для возможности получения сведений о них в систему команд включена инструкция CPUID, позволяющая программно в любой момент времени (а не только сразу после сигнала RESET) получить сведения о классе, модели и архитектурных особенностях конкретного процессора.

В дополнение к базовой архитектуре 32-разрядных процессоров, Pentium имеет набор регистров, специфических для модели — MSR (Model Specific Registers). В их число входит группа тестовых регистров (TR1...TR12), средства мониторинга производительности, регистры-фиксаторы адреса и данных цикла, вызвавшего срабатывание контроля машинной ошибки. Название этой группы регистров указывает на возможную их несовместимость для разных классов (Pentium и Pentium Pro) и даже моделей процессоров. Программа, их использующая, должна опираться на сведения о процессоре, полученные с помощью инструкции CPUID.

Средства мониторинга производительности включают таймер реального времени и счетчики событий. Таймер TSC (Time Stamp Counter) представляет собой 64-битный счетчик, инкрементируемый с каждым тактом ядра процессора. Для чтения его содержимого предназначена инструкция RDTSC.

Счетчики событий CTRO, CTR1 разрядностью по 40 бит программируются на подсчет событий различных классов, связанных с шинными операциями, исполнением инструкций, событиями во внутренних узлах, связанных с работой конвейеров, кэша, контролем точек останова и т. п. Шести битные поля типов событий позволяют каждому из счетчиков независимо назначить подсчет событий из обширного списка. Состояние счетчиков может быть предустановленно и считано программно.

Тестовые регистры позволяют управлять большинством функциональных узлов процессора, обеспечивая возможность весьма подробного тестирования их работоспособности. С помощью бит регистра TR12 можно запретить новые архитектурные свойства (предсказание и трассировку ветвлений, параллельное выполнение инструкций), а также работу первичного кэша:

· Бит 0 — NBP (No Branch Prediction) — запрещает заполнение буфера ВРВ. При этом прежние вхождения продолжают действовать, для полного отключения предсказания необходимо загрузить регистр CR3 (это вызовет сброс таблицы ветвлений).

· Бит 1 — TR — разрешает формирование специального цикла сообщения о ветвлении.

· Бит 2 — SE (Single Pipe Execution) — запрещает работу второго конвейера (отменяет парное исполнение инструкций).

· Бит 3 — (3 (Cache Inhibit) - запрещает заполнение строк первичного кэша.

· Бит 9 — ITR (10 Trap Restart) — разрешает поддержку рестарта инструкций ввода/вывода при прерываниях SMI.

Двухпроцессорные системы

Процессоры Pentium, начиная со второго поколения, имеют специальные интерфейсные средства для построения двухпроцессорных систем. Интерфейс позволяет на одной локальной системной шине устанавливать два процессора, пру этом почти все их одноименные выводы просто непосредственно объединяются Целью объединения является либо использование симметричной мультипроцессорной обработки SMP (Symmetric Multi-Processing), либо построение функционально избыточных систем FRC (Functional Redundancy Checking).

В системе с SMP каждый процессор выполняет свою задачу, порученную ему операционной системой. Поддержку SMP имеют такие ОС, как Novell Net Ware, Widows NT, OS/2.