Общая характеристика шины PCI

PCI (Peripheral Component Interconnect) local bus- шина соединения периферийных компонентов. Она разрабатывалась в расчете на шинный интерфейс процессоров Pentium. В архитектуре ЭВМ эта шина стала центральной, через которую процессор взаимодействует со всеми остальными шинами (см. рисунок 8.7). Первая версия стандарта шины PCI 1.0 появилась в 1992 г., PCI 2.1 - в 1995 г.

Шина PCI является синхронной шиной, в которой фиксация всех сигналов выполняется по нарастающему фронту сигнала синхронизации CLK (см. рисунок 8.4.3). Номинальное значение частоты синхронизации CLK равно 33 МГц. Начиная с версии 2.1 допускается повышение частоты CLK до 66 МГц.

Шина PCI относится к мультиплексированным шинам, в которой для передачи адреса и данных (последовательно во времени) используются одни и те же линии. Номинальная разрядность ШД и ША- 32бита, возможно увеличение их разрядности до 64 бит. При частоте шины 33 МГц пропускная способность шины равна 132 Мбайт/с для 32 разрядной шины и 264 Мбайт/с для 64- битной шины.

Подключенные к шине устройства (функции) представляются процессору непосредственно подключенными к его шине. Им назначаются адреса из адресного пространства памяти или УВВ. Дешифрирование адреса на шине PCI распределено, т.е. выполняется в каждом устройстве. Каждое устройство отвечает только на свой адрес. Спецификация PCI требует перемещаемости всех занимаемых ресурсов в пределах доступного пространства адресации, что обеспечивает их бесконфликтное распределение для многих устройств.

С устройствами PCI процессор может взаимодействовать командами обращения к памяти и портам ввода-вывода, адресованным к областям, выделенным данному устройству при конфигурировании системы. Устройства могут вырабатывать запросы маскируемых и немаскируемых прерываний. Понятие каналов ПДП для шины PCI не вводится, но устройство может выступать в роли задатчика, поддерживая высокопроизводительный обмен с памятью без привлечения процессора. Так может быть реализован обмен в режиме ПДП с устройствами IDE, подключенными к мосту PCI- ISA (см. рисунок 8.5).

 

Основные сигналы шины

CLK - сигнал синхронизации работы устройств. Является входным сигналом для каждого PCI - устройства. Все сигналы PCI, за исключением RST#, IRQA#, IRQB#, IRQC# и IRQD# фиксируются по нарастающему фронту сигнала CLK.

RST# - сигнал сброса устройств в исходное состояние.

AD[31::00]- сигналы адреса данных. Адрес и данные последовательно во времени выдаются (мультиплексированы) на одни и те же линии шины PCI. Транзакция (обмен) шины состоит из фазы адреса, сопровождаемой одним или большим количеством фаз данных. В течение фазы адреса на линии AD[31::00] выдается физический адрес (32 бита) устройства. В фазе данных на лини AD[31::00] выдаются данные, при этом разряды AD[07::00] содержат младший значащий байт, а AD[31::24] содержат старший значащий байт.

C/BE[3::0]# (Bus Command и Byte Enables)- команды шины и разрешение байта. Сигналы мультиплексированы на одних и тех же линиях шины. Во время фазы адреса транзакции, сигналы C/BE[3::0]# определяет команду шины (смотри раздел 3.1). В течение фазы данных сигналы C/BE[3::0]# используется в качестве сигналов Byte Enable т.е определяют, какие байты действительны, а какие не используются.

FRAME# (Кадр). Активный уровень сигнала означает начало транзакции (с фазы адреса). Снятие сигнала указывает, что последующий цикл передачи данных является последним в транзакции.

IRDY# (Initiator Ready)- готовность инициатора к обмену. Сигнал показывает, что на линиях AD[31::00] присутствуют достоверные данные. При чтении данных сигнал означает готовность мастера к приему данных.

TRDY#(Target Ready)- целевое устройство готово. Показывает способность целевого агента (выбранного устройства) завершить текущую фазу данных транзакции. Используется совместно с сигналом IRDY#. При чтении TRDY# указывает, что на линиях AD[31::00] присутствуют достоверные данные. Во время записи это означает готовность целевого устройства к принятию данных. Циклы ожидания вставляются до тех пор, пока активны оба IRDY# и TRDY#.

DEVSEL# (Device Select)- устройство выбрано. Сигнал показывает, что ЦУ дешифрировало адрес, выданный на шину AD. Используется в качестве ответа ЦУ инициатору обмену на адресованную к нему транзакцию.

INTA#, INTB#, INTC# и INTВ# (Interrupt A…D) – входы запросов прерываний. Активным уровнем сигнала прерывания является лог. 0, при этом для устройств используется выход с открытым коллектором. Переход сигналов INTx# в активное состояние и обратно асинхронно по отношению к сигналу CLK.

REQ# (Request) – запрос. Сигнал показывает арбитру, что данному агенту требуется поработать с шиной. Каждый мастер имеет свой индивидуальный вывод REQ#.

GNT# (Grant)- разрешение. Сигнал показывает агенту, что разрешен доступ к шине. Каждый мастер имеет свой индивидуальный вывод GNT#.

 

Протокол шины PCI

В каждой транзакции (обмене по шине) участвуют два устройства- инициатор (initiator) обмена, он же мастер (master) или ведущее устройство и целевое (target) устройство (ЦУ), оно же ведомое (slave). Шина PCI все транзакции трактует как пакетные. Каждая транзакция начинается фазой адреса, за которой могут следовать одна или несколько фаз данных (см. рисунок 8.7).

В каждый момент времени шиной может управлять только один мастер, получивший на это право от арбитра шины. Каждый мастер имеет пару сигналов- REQ# для запроса управления шиной и GNT# для подтверждения предоставления управления шиной. Устройство может начинать транзакцию (устанавливать сигнал FRAME#) только при активном полученном сигнале GNT#. Арбитраж запроса на использование шины выполняет арбитр шины, входящий в состав контроллера шины PCI, в свою очередь входящего в состав чипсета северного моста системной платы ЭВМ.

Для передачи адреса и данных используются общие мультиплексированные линии AD[31::00]. Четыре мультиплексированные линии C/BE[3::0]# обеспечивают кодирование команд в фазе адреса транзакции и разрешение байт в фазе данных. Для начала транзакции инициатор обмена должен активизировать сигнал FRAME# (т.е установить его в лог. 0), вслед за чем выставить на шину AD[31::00] адрес ЦУ, а на линии C/BE[3::0]# - информацию о типе транзакции (команду).

 

Рисунок 8.7 - Цикл обмена шины PCI

Адресованное ЦУ после дешифрации адреса должно заявить о своем присутствии сигналом DEVSEL#. Для продолжения обмена инициатор должен указать на свою готовность к обмену данными активизацией сигнала IRDY#. Когда к обмену данными будет готово и ЦУ оно должно активизировать сигнал TRDY#. Данные по шине AD могут передаваться только при активных уровнях обеих сигналов IRDY# и TRDY#. С помощью этих сигналов инициатор и ЦУ согласуют свои скорости обмена, вводя такты ожидания.

Транзакции заканчиваются переводом сигналов FRAME# и IRDY# в пассивное состояние (состояние лог.1).

 

8.5 Контрольные вопросы

1. Перечислите названия шин, входящих в состав системной платы ЭВМ IBM PC/AT 286.

2. Назовите разрядность ША и ШД периферийной шины и шины ISA.

3. Чем обусловлено использование в архитектуре ПК IBM PC/AT 286 четырех шин?

4. Каково назначение ШФ?

5. Какое основное отличие ШФ ША и ШД?

6. Количество кварцевых резонаторов в системной плате IBM PC/AT 286.

7. На каких микросхемах построена подсистема прерываний IBM PC/AT 286.

8. Каково назначение порта B в ЭВМ IBM PC/AT 286.

9. Каково назначение CMOS – памяти.

10. Перечислите названия шин, входящих в состав системной платы ЭВМ IBM PC/AT Pentium.

11. К какому типу шин относится шина PCI?

12. Каково назначение сигналов FRAME# и IRDY#?

13. Количество прерываний, используемых в ЭВМ IBM PC/AT 286?

14. Назначение прерываний IRQ0 и IRQ1?

15. Значения тактовых частот шины PCI?

Библиографический список

 

1. Каган Б.М. Электронные вычислительные машины и системы: Учеб. пособие для вузов. – 2-е изд. перераб. и доп. – М.: Энергоатомиздат, 1985. – 552с., ил.

2. Организация ЭВМ. 5-е изд./К. Хамахер, З. Вранешич, С. Заки.- СПб.: Питер; Киев: Издательская группа BHV, 2003. – 848 с.: ил.

3. Цилькер Б. Я., Орлов С. А. Организация ЭВМ и систем: Учебник для вузов. – СПб.: Питер, 2004. – 668 с.: ил.

4. Гук М. Аппаратные средства IBM PC. Энциклопедия. 2-е изд. – СПб.: Питер. 2001. – 928 с.: ил.

5. Сергеев Н.П., Вашкевич Н.П. Основы вычислительной техники: Учеб. пособие для электротехн. специальн. вузов. – 2-е изд. перераб. и доп. – М.: Высш. шк., 1988. – 311с., ил.

6. Балашов Е.П. и др. Микро- и мини ЭВМ: Учеб. пособие для вузов. - Л.: Энергоатомиздат, Ленингр. отд-ние, 1984. – 376с., ил.

7. Балашов Е.П., Пузанков Д.В. Микропроцессоры и микропроцессорные системы: Учеб. пособие для вузов/Под ред. В.Б. Смолова.- М., ”Радио и связь”,1981. – 328с., ил.

8. Бикташев Р.А., Князьков В.С. Многопроцессорные системы. Архитектура, топология, анализ производительности: Учеб. пособие.- Пенза: Пенз. гос. ун-т, 2003. - 217 с.

9. Компьютеры на СБИС: В 2-х кн. Кн. 2: Пер. с япон./ Мотоока Т., Сакаути М., Харикоси Х. И др.- М.: Мир, 1988.- 336с.

10. Сетевые операционные системы/ В.Г. Олифер, Н.А. Олифер.- СПб.: Питер. 2001. –544 с.

11. Шагурин И.И., Бердышев Е.М. Процессоры семейства Intel P6. Архитектура, программирование, интерфейс.- М.: Горячая линия - Телеком, 2000.- 248 с.

12. Корнев В.В., Кисилев А.В. Современные микропроцессоры.- М.: Нолидж, 1988. - 240 с.

13. Карасев В. В., Кисилев А.В. Современные микропроцессоры- 3-е изд., перераб и доп. СПб.: БХВ- Петербург, 2003. -448 с.

14. Таненбаум Э. Архитектура компьютера. 4-е изд. СПб.: Питер, 2003.-704 с.

 

 

Содержание

 

1 ОБЩИЕ СВЕДЕНИЯ О ЭВМ…………………………...3

1.1 Этапы развития ЭВМ ………………………………….3

1.2 Характеристики ЭВМ…………………………………..6

1.3 Классификация средств ЭВТ………………………….10

1.4 Структуры ЭВМ………………………………………..12

1.4.1 Обобщенная структура ЭВМ……………………..…12

1.4.2 Структура ЭВМ на основе общей шины…………....13

1.4.3 Структура ЭВМ на основе множества шин………...14

1.5 Контрольные вопросы…………………………………17

2 АРХИТЕКТУРА КЛАССИЧЕСКОЙ ЭВМ…………….18

2.1 Принцип программного управления………………….18

2.2 Принцип хранимой в памяти программы…………….19

2.3 Обобщенный формат команд………………………….20

2.4 Способы адресации команд……………………………21

2.4.1 Процессоры с принудительным порядком выполнения команд………………………………………………………………22

2.4.2 Процессоры с естественной адресацией команд……24

2.5 Способы адресации операндов…………………………25

2.5.1 Прямая адресация……………………………………..25

2.5.2 Регистровая адресация ……………………………….27

2.5.3 Косвенная адресация …………………………………27

2.5.4 Непосредственная адресация…………………………28

2.5.5 Неявная адресация……………………………………29

2.5.6 Относительная (базовая) адресация………………….29

2.5.7 Индексная (автоинкрементная или автодекрементная) адресация…………………………………………………………...30

2.6 Контрольные вопросы………………………………….31

3. ЗАПОРМИНАЮЩИЕ УСТРОЙСТВА ЭВМ………….33

3.1 Основные понятия……………………………………...33

3.2 Классификация ЗУ……………………………………...34

3.3 ОЗУ с произвольным доступом………………………..37

3.4 Организация микросхем SRAM ……………………….40

3.5 Организация динамической памяти …………………...42

3.6 Особенности микросхем синхронной динамической памяти……………………………………………………………….45

3.7 Основные характеристики ЗУ…………………………..46

3.8 ОЗУ магазинного типа (стековая память)……………..48

3.9 Ассоциативные ЗУ………………………………………50

3.10 Контрольные вопросы…………………………………54

4. ПРИНЦИПЫ ОРГАНИЗАЦИИ ПРОЦЕССОРОВ……56

4.1 Обобщенные структуры процессоров с непосредственными и магистральными связям…………………56

4.2 Декомпозиция процессора на УА и ОУ……………….58

4.3 Арифметико-логические устройства…………………..59

4.3.1 Классификация арифметико-логических устройств..59

4.3.2 АЛУ для сложения и вычитания чисел с фиксированной запятой……………………………………………60

4.3.3 АЛУ для умножения двоичных чисел……………….64

4.3.4 Методы ускорения умнож.ения………………………70

4.3.5 Особенности операций десятичной арифметики…...72

4.3.6 Операции над числами с плавающей запятой………74

4.4 Устройства управления………………………………...76

4.4.1 Классификация УУ…………………………………...76

4.4.2 Аппаратные УУ………………………………………77

4.4.3 Микропрограммные УУ……………………………...79

4.5 Структурно - функциональная организация классического процессора………………………………………...83

4.6 Рабочий цикл процессора………………………………86

4.7 Понятие о слове состояния процессора (PSW)………87

4.8 Процедура выполнения команд перехода (условного и безусловного)………………………………………………………88

4.9 Процедура выполнения команд вызова подпрограмм..………………………………………………….…..89

4.10 Контрольные вопросы………………………………...91

5. СИСТЕМЫ ПРЕРЫВАНИЯ ПРОГРАММ……………..92

5.1 Общие сведения………………………………………...92

5.2 Характеристики систем прерываний…………………..95

5.3 Схема выполнения процедуры прерывания…………...96

5.4 Способы реализации систем прерываний……………..97

5.4.1 Схема прерывания с опросом по вектору…………...97

5.4.2 Прерывания с программно - управляемым приоритетом………………………………………………………..98

5.5 Контрольные вопросы…………………………………..99

6. ОРГАНИЗАЦИЯ ВВОДА – ВЫВОДА………………...100

6.1 Общие сведения о вводе-выводе в ЭВМ……………..100

6.2 Основные способы ввода-вывода…………………….100

6.2.1 Программно - управляемый ввод – вывод…………101

6.2.2 Ввод - вывод с прерыванием программы…………..103

6.2.3 Ввод – вывод в режиме ПДП………………………..103

6.3 Интерфейсы…………………………………………….104

6.3.1 Характеристики интерфейсов……………………….105

6.3.2 Шины интерфейсов ввода-вывода…………………105

6.3.2.1 Синхронные шины…………………………………106

6.3.2.2 Асинхронные шины………………………………..108

6.4 Контрольные вопросы…………………………………109

7. ОРГАНИЗАЦИЯ ПАМЯТИ ЭВМ С МАГИСТРАЛЬНОЙ СТРУКТУРОЙ…………………………………………………….110

7.1 Организация адресного пространства памяти и ввода-вывода. Изолированная и совмещенная адресные пространства………………………………………………………110

7.1.1 Изолированное адресное пространство памяти и ввода- вывода……………………………………………………...110

7.1.2. Совмещенное адресное пространство памяти и ввода- вывода……………………………………………………………...112

7.2 Организация ПЗУ. Проектирование памяти ЭВМ…...113

7.3 Построение оперативной памяти на микросхемах статического типа…………………………………………………116

7.4 Построение оперативной памяти на микросхемах DRAM……………………………………………………………...118

7.5 Память с чередованием адресов………………………119

7.6 Регенерация динамической памяти…………………..121

7.7 КЭШ-память…………………………………………...122

7.7.1 КЭШ прямого отображения ………………………...124

7.7.2 Наборно - ассоциативный КЭШ…………………….127

7.8 Контрольные вопросы………………………………...128

8 ОРГАНИЗАЦИЯ ПК…………………………………….129

8.1 Структурная схема системной платы ЭВМ IBM PC/AT 286………………………………………………………………….129

8.1.1 Система шин системной платы ЭВМ IBM PC/AT 286 ……………………………………………………………………...129

8.1.2 Состав и назначение основных устройств системной платы ЭВМ IBM PC/AT 286……………………………………...131

8.1.2.1 Назначение и характеристики процессора и сопроцессора………………………………………………………131

8.1.2.2 Назначение и характеристики генераторов тактовых сигналов……………………………………………………………132

8.1.2.3 Назначение шинных формирователей…………...132

8.1.2.4 Формирование управляющих сигналов и работа подсистемы памяти……………………………………………….133

8.1.2.5 Назначение и характеристики периферийных устройств системной платы……………………………………...133

8.1.2.6 Назначение ПЗУ BIOS……………………………..137

8.1.3 Шина ISA……………………………………………..137

8.1.3.1 Особенности шины ISA……………………………137

8.1.3.2 Основные сигналы шины ISA……………………..138

8.1.3.3 Шинные циклы магистрали ISA…………………..142

8.1.3.4 Электрические и конструктивные характеристики шины ISA………………………………………………………….145

8.1.3.5 Конвейеризация шины…………………………….146

8.2 Структурная схема системной платы ЭВМ IBM PC/AT Pentium………………………………………….............................147

8.2.1 Локальные шины ввода – вывода………………….147

8.2.2 Состав и назначение основных устройств системной платы ЭВМ IBM PC/AT Pentium………………………………..148

8.3 Основные сигналы шинного интерфейса процессора Pentium…………………………………………………………….149

8.4 Организация шины PCI………………………………..152

8.4.1 Общая характеристика шины PCI…………………..152

8.4.2 Основные сигналы шины……………………………153

8.4.3 Протокол шины PCI………………………………….155

8.5 Контрольные вопросы…………………………………156

Библиографический список…………………………...158