Процесори швидких косинус- і синус-перетворень Фур’є

 

В основі структурної організації процесорів швидких косинус- і синус-перетворень Фур’є (ШКПФ-ШСПФ) лежить матрична мережа, яка є двовимірною сукупністю ПЕ, які апаратно реалізують базові операції (БО) та з’єднані між собою відповідно до графа алгоритму ШКПФ-ШСПФ (рис.15.4).

 

Рис.15.4 Граф алгоритму ШКПФ-ШСПФ

 

Апаратне відображення графа модифікованого алгоритму ШКПФ-ШСПФ на ПЕ, які складаються з операційних пристроїв і конвеєрних регістрів, дозволяє отримати матричний конвеєрний процесор. Такий процесор повинен забезпечити неперервну обробку потоку даних, що надходять з інтенсивністю P_d=kn_dF_d. Структура матричного процесора 16-точкового ШКПФ-ШСПФ, який працює за конвеєрним принципом, наведена на рис.15.5, де ТІ – вхід тактових імпульсів; RS – вхід скиду; СК – сходинка конвеєра.

 

Рис.15.5 Структура матричного конвеєрного процесора 16-точкового ШКПФ-ШСПФ

 

Схеми основних ПЕ, на базі яких реалізується такий процесор, наведені на рис.15.6, де См – суматор; Вд – віднімач; КПМ – конвеєрний пристрій множення, який працює з тактом рівним часу спрацювання суматора та регістра

 

Т_к1=t_См+t_Рг.

 

Рис.15.6. Схеми процесорних елементів

 

Розроблений матричний процесор 16-точкового ШКПФ-ШСПФ забезпечує наступну інтенсивність обробки

 

 

Особливістю матричного процесора ШКПФ-ШСПФ є інтерфейс, який в кожному такті роботи забезпечує одночасне введення 16 даних і виведення 16 результатів обробки. Реалізація процесора з таким інтерфейсом вимагає значної кількості виводів і великих розмірів кристала. Апаратні витрати на реалізацію матричного процесора ШКПФ-ШСПФ обчислюються за наступною формулою

 

W₁=4N(1+log₂N)W_Рг+(N/2+Nlog₂N)W_См+W_Пк+NW_КПМ

 

де N-розмірність перетворення; W_Рг, W_См, W_Пк, W_КПМ – апаратні витрати відповідно на регістр, суматор, пристрій керування та конвеєрний пристрій множення.

Для синтезу процесора з меншою кількістю виводів використовують лінійну проекцію потокового графа модифікованого алгоритму ШКПФ-ШСПФ на вісь паралельну передачі даних. При цьому для кожного ярусу формується проекція БО - макрооператор та проекція каналів передачі даних оператор зберігання. Для відтворення потокового графу модифікованого алгоритму ШКПФРБ-ШСПФРБ на базі макрооператорів та операторів зберігання для кожного ярусу вводяться оператори управління, які визначають послідовність операцій у ПЕ та керують обчислювальним процесом у відповідності із структурою алгоритму

При апаратному відображені лінійної проекції графа алгоритму макрооператор і оператор зберігання кожного ярусу реалізується ПЕ, а оператори управління пристроєм керування. Структурна схема потокового процесора 2-4-8-16-точкового ШКПФ-ШСПФ наведена на рис.15.7, де ТІ – вхід тактових імпульсів; РП – вхід задання розміру перетворення; cos/sin – вхід задання виду перетворення; СПП – спеціалізована паралельна пам’ять; СВ – суматор-віднімач; КПМ – конвеєрний пристрій множення. Обробка даних в процесорі здійснюється за конвейєрним принципом з тактом

 

Т_к1=t_См+t_Рг+t_Км

 

де t_Рг, t_См і t_Км - час спрацювання відповідно регістра, суматора і комутатора. Інтенсивність обробки даних у розробленому процесорі визначається за наступною формулою

 

 

Рис.15.7 Структурна схема 2-4-8-16-точкового процесора ШКПФ ШСПР

Для реалізації 16-точкового перетворювання ШКПФ-ШСПФ використовуються п’ять послідовно з’єднаних процесорних елементів (ПЕ), перший з яких здійснює виділення парної та непарної складових, другий базову операцію виду a'=(a+b)R_j, b'=(a-b)R_j, а решта - її спрощений варіант a'=a+b, b'=a-b. До складу ПЕ₃, ПЕ₄ і ПЕ₅ входять суматор-віднімач СВ, комутатор Км і пристрій затримки, що складається з набору регістрів Рг. Схема таких ПЕ наведена рис.15.8.

 

Рис.15.8. Схема процесорного елемента

 

Затримка інформації в ПЕ_j, де j=3, 4, 5, визначається його порядковим номером j та дорівнює Z_j=2^j-3. Процесор забезпечує виконання 2-4-8- чи 16-точкового ШКПФ-ШСПФ, при цьому тактова частота роботи прийому і видачі даних не залежить від розмірності перетворення. Апаратні витрати на реалізацію такого процесора рівні

 

W₂=(1+2log₂N)W_CB+2W_КПМ+2W_СПП+(2+2log₂N)W_Км+(N+2log₂N)W_Рг+W_4Км+W_ПК

 

де W_Рг, W_СВ, W_ПК, W_КПМ, W_Км, W_4Км, W_СПП – апаратні витрати відповідно на регістр, суматор-віднімач, пристрій керування, конвеєрний пристрій множення, двовходовий комутатор, чотиривходовий комутатор і спеціалізовану паралельну пам’ять.