Память с последовательным доступом

VT1 MPSH2S

Z1 CSS455EB _п C1_pC2lQ0n

10 Ом и

vioeo

к 6-ЗВ

VT2 2SBG62(C)

VD1

LN66S

1 2 3 4 5 6

7 8

Частота ГТИ измеряется десятками, сотнями мегагерц и гигагерцами. В лите­ратуре ГТИ часто называют генераторами синхронизирующих импульсов, а сами импульсы называют синхронизирующими или синхроимпульсами. Амплитуда и полярность импульса С зависит от физических принципов построения машины. Принцип подачи информации на входы элементов и узлов в тактовые моменты на­зывается дискретизацией сигналов во времени.

 

 

 

Набор цифровых микросхем с общими конструктивно-технологическими и схе­мотехническими признаками образует серию ИМС. В компьютерной схемотехнике широко применяются цифровые полупроводниковые корпусные ИМС на основе кремния и арсенида галлия. В полупроводниковых ИМС все компоненты и соедине­ния между ними выполнены в объеме и на поверхности кристалла площадью от 4 до 100 мм². В гибридных ИМС навесные компоненты крепятся на поверхности диэлек­трической подложки. В пленочных ИМС все компоненты и соединения между ними выполнены в виде тонких пленок на диэлектрической подложке.

Коэффициент объединения по входу характеризует число логических входов логического элемента — обычно 1, 2, 3, 4 или 8

N= 3 iV=8 N = 2И-2И-ЗИ-ЗИЛИ-НЕ

Коэффициент объединения по выходу N₀ характеризует допустимое количесг во соединенных между собою выходов логических элементов

Коэффициент разветвления по выходу N_p характеризует нагрузочную способ­ность логического элемента, то есть максимальное число входов идентичных схем, которое может быть одновременно подключено к выходу данного элемента без на­рушения его работоспособнрсти

 

 

Различают следующие виды логики потенциальных элементов:

• диодную (ДЛ) и диодно-транзисторную логику (ДТЛ);

• транзисторную логику (ТЛ), в которой выделяют схемы с непосредственны­ми связями (ТЛНС), с резисторными связями (ТЛРС) и резисторно- конденсаторными связями (ТЛРКС);

• интегральную инжекционную логику (ИИЛ или И²Л);

• транзисторно-транзисторную логику (ТТЛ) и ее модификации с диодами Шотки (ТТЛШ);

• эмиттерно-связанную логику (ЭСЛ);

• МОП-транзисторную логику (р-МОП, л-МОП, КМОП);

• логику на основе арсенида галлия (AsGa).

Сплавной диффузионный точечный

 

Диодные логические элементы

Элемент ИЛИ

 

Элемент И

 

Элемент НЕ

 

 

 

 

Транзисторная логика

Элементы ТЛ строят путем параллельной подключения коллекторов транзи­сторов к общему резистору коллекторной нагрузки R_K. Выходное напряжение сни­мается с объединенных коллекторов. Если на один из входов поступает высокий уровень напряжения U_IH, то соответствующий транзистор открывается и на выходе устанавливается низкий уровень сигнала U_OL. Высокий уровень напряжения форми­руется на выходе только в случае подачи на все входы низких уровней U_/L.

 

Интегральная инжекционная логика

Схема включает инжекционные р-п-р транзисторы VT\, VT2, включенные по схе­ме с общей базой, и входные многоколлекторные п-р-п транзисторы F73, VT4, включенные по схеме с общим эмиттером. Эмиттеры транзисторов VT1, VT2 назы­ваются инжекторами, а протекающий через них дырочный ток — инжекционным. Каждый из транзисторов VT\, VT2 образует вместе с источником питания и внешним резистором R источник тока, который питает индивидуальным током /_т входы тран­зисторов Щ VT4.

 

Особенностями элементов И Л являются:

• "безрезисторность", характерная для МОП-структур, которая впервые была реализована в схемотехнике И²Л;

• соединение областей базы и коллектора инжекционных р-п-р транзисторов соответственно с областями эмиттера и коллектора входных п-р-п транзи­сторов, а также малое число схемных компонентов и соединений между ни­ми (количество операций маскирования и диффузии в два раза меньше сравнительно с элементами ТТЛ);

• низкий уровень напряжения U_L = 0,01 В снимается с коллектора насыщен­ного транзистора, а высокий уровень напряжения U_H= 0,8 В — с коллектора закрытого транзистора, причем этот уровень ограничивается напряжением базы насыщенного транзистора нагрузки; используется режим микротоков, в котором токи коллектора изменяются от десятков до сотен микроампер; работоспособность элементов сохраняется при изменении значения тока в них на несколько порядков;

• на коллекторах входного транзистора реализуется инверсия переменной, а на соединенных коллекторах транзисторов VT3, VT4 выполняются операции НЕ-ИЛИ.

Транзисторно-транзисторные логические элементы

 

Многоэмиттерный транзистор выполняет операцию И, транзистор VT2 — опе­рацию НЕ. Поэтому элемент в целом реализует функциюF = Х_хХ₂

ТРИГГЕРЫ

Триггер - это элементарный запоминающий элемент с двумя устойчивыми

состояниями.

Триггеры классифицируют по следующим признакам:

• логике функционирования (RS, JK, D, Т и др.);

• способу записи информации (асинхронные и синхронные);

• моменту реакции на тактовый сигнал (статические, динамические);

• количеству тактов синхронизации (одно-, двух- и трехтактные);

• количеству ступеней (одно- или двухступенчатые триггеры);

• составу логических элементов (триггеры на элементах НЕ И, НЕ ИЛИ, НЕ И ИЛИ и др.).

В соответствии с логикой функционирования различают следующие триггеры:

• с раздельной установкой состояний "О" и "1" (RS-триггеры);

• с одним информационным входом (0-триггеры);

• со счетным входом (Г-триггеры);

• универсальные с раздельной установкой состояний "О" и "1" (JK-триггеры);

• комбинированные (RST-, RSJK-триггеры);

• со сложной входной логикой.

Входы триггеров:

- информационные R, S, T, и др.

- управляющие C, V и др. С - синхронизирующий (тактовый) сигнал, V - разрешающий

Выходы: Q и Q

Асинхронные триггеры - нетактируемые, не имеют С-входа. Запись информации происходит в любой момент времени.

Синхронные - имеют С-вход.

В зависимости от количества тактовых сигналов, необходимых для формиро­вания нового состояния, различают однотактные, двухтактные и многотактные триг­геры.

По способу управления записью (моменту реакции на тактовый сигнал) выде­ляют синхронные триггеры со статическим (по уровню), динамическим (по фронтам) и двухступенчатым управлением. В асинхронных триггерах запись нуля и единицы возможна в любой момент времени, при этом входной информационный сигнал од­новременно является и управляющим. В синхронных триггерах с управлением по уровню запись информации возможна только в течение длительности тактового сиг­нала.

 

S

Т

S

т

Q

р_

D

т

Q

D_

D

т

~LГ

>с

fl

Д.

R

0_

К

R

0_

с

'с

О

С ч

ЛС_ R

О Q

RS-триггер

RS-триггером называют запоминающий элемент с раздельными информаци­онными входами для установки его в состояние "О" (R-вход) и в состояние "1" (5-вход). Название "ftS-триггер" образовано от первых букв слов RESET (сброс) и SET (установка).

Асинхронный RS-триггер

Прямая логика (входы), ИЛИ-НЕ

 

Обратная логика (Инверсные входы), ИЛИ-НЕ

-4 г ——р

Q Q

Т

s R

Синхронный Я5-триггер

 

 

 

Триггеры типа JK

Триггером типа JK называется запоминающий элемент с двумя устойчивыми состояниями и информационными входами J (аналог S) и К (аналог R), которые обеспечивают соответственно раздельную установку состояний "1" и "О". Он функ­ционирует подобно /^-триггеру, однако при совпадении сигналов JK ~ 1 переклю­чается в противоположное состояние, то есть реализует сложение сигналов по мо­дулю два. Таким образом, Ж-триггер не имеет запрещенных комбинаций входных сигналов.

 

 

 

Т-триггер

Триггером типа Т называется запоминающий элемент с двумя устойчивыми состояниями и одним информационным 7-входом. Состояние Г-триггера изменяется на противоположное после каждого поступления счетного сигнала на Г-вход.

 

 

D-триггер

Триггером типа D называется синхронный запоминающий элемент с двумя ус тойчивыми состояниями и одним информационным D-входом. Закон функциониро' вания D-триггера описывается логическим уравнением:

0,-н = C_tD,

Это уравнение показывает, что после переключения состояние D-триггера по вторяет значение сигнала на.D-входе в тактовые моменты времени. Поэтому в ли тературе D-триггеры часто называют триггерами задержки (от Delay — задержка).

 

 

гтч гр Тактовый генератор на Т -триггере

 

Регистром называется типовой функциональный узел компьютера, предназна­ченный для приема, временного хранения, преобразования и выдачи «-разрядного двоичного слова. Регистр содержит регулярный набор однотипных триггеров, в каж­дом из которых хранится значение одного двоичного разряда машинного слова.

 

Регистры, предназначенные только для приема (записи), хранения и передачи информации, называются элементарными или фиксаторами. Регистры, в которых хранение данных совмещается с микрооперациями сдвига, называются сдвиговы­ми.

Виды регистров

•способу управления записью — асинхронные и синхронные;

•способу записи и выдачи двоичных слов — параллельные, последователь­ные и универсальные; в параллельных регистрах запись и выдача слов про­изводится одновременно всеми разрядами, а в последовательных — разряд за разрядом в направлении от младших разрядов к старшим или наоборот; универсальные регистры обеспечивают как параллельный, так и последо­вательный обмен информацией;

•числу линий для представления значения одного разряда слова (бита ин­формации) — однофазные и парафазные; при однофазном представлении значение каждого разряда слова передается по одной линии связи, а при

парафазном — по двум линиям (одновременно отображается прямое и ин­версное значение разряда);

•числу тактов для записи слова — одно-, двух- и многотактные;

•составу выполняемых микроопераций — установочные, записи, считыва­ния, поразрядные логические и сдвига, а также преобразования последова­тельного кода в параллельный и наоборот;

•направлению сдвига — односторонние (левый или правый сдвиг) и двух­сторонние (реверсивные);

•типу используемых триггеров;

•элементной структуре — потенциальные, импульсные и потенциально- импульсные.

 

данных D0-D1, синхронизации С, последовательного приема DR и DL, задания ре­жимов работы 51, SO и вход сброса R. Информация считывается с параллельных выходов Q0-Q7. Разряды нумеруются слева направо: Q0 — старший разряд, Q1 — младший.

Счетчики

Счетчиком называется типовой функциональный узел компьютера, предна­значенный для счета входных импульсов. Счетчик представляет собой связанную цепочку Г-триггеров, образующих память с заданным числом устойчивых состояний

 

Разрядность счетчика п равна числу Т-триггеров. Каждый входной импульс из­меняет состояние счетчика, которое сохраняется до поступления следующего сиг­нала. Значения выходов триггеров счетчика Q,„ £)„_,,..., Q_} отображают результат счета в принятой системе счисления. Логическая функция счетчика обозначается буквами СТ (counter). Список микроопераций счетчика включает предварительную установку в начальное состояние, инкремент или декремент хранимого слова, вы-

 

\п г	п п		п	п п
/К.......

и Q\ О-

О,

ft

т	ГТ
R

_Г1 (г

Q,

ГТ

ГТ

R

R

R

 

После подсчета семи импульсов на выходе трехразрядного счетчика устанав­ливается двоичный код QiQiQi = 111 (то есть максимальное значение или емкость счета), После прихода восьмого входного импульса U* трехразрядный суммирую­щий счетчик переключается в исходное нулевое состояние последовательно (асин­хронно) во времени: вначале спадает напряжение на выходе Q_u затем — на выходе Qi и т.д.

С помощью импульса по входу сброса R счетчик возвращается в нулевое со­стояние в любой момент времени.

Входные импульсы могут поступать на счетчик как периодически, так и произ­вольно распределенными во времени. Амплитуда и длительность счетных импуль­сов должны удовлетворять техническим требованиям для используемых серий мик­росхем.

Счетчик является одним из основных функциональных узлов компьютера, а также различных цифровых управляющих и информационно-измерительных систем. Основное применение счетчиков:

• образование последовательности адресов команд программы (счетчик ко­манд или программный счетчик);

• подсчет числа циклов при выполнении операций деления, умножения, сдви­га (счетчик циклов);

• получение сигналов микроопераций и синхронизации; аналого-цифровые преобразования и построение электронных таймеров (часов реального времени).

Счётчики различаются по:

• способу кодирования — позиционные и непозиционные;

• модулю счета — двоичные, десятичные, с произвольным постоянным или переменным (программируемым) модулем;

• направлению счета — простые (суммирующие, вычитающие) и реверсив­ные;

• способу организации межразрядных связей — с последовательным, сквоз­ным, параллельным и комбинированным переносами (заемом);

• типу используемых триггеров — Т, JK, D в счетном режиме;

Дешифратором называется функциональный узел компьютера, предназна­ченный для преобразования каждой комбинации входного двоичного кода в управ­ляющий сигнал только на одном из своих выходов. В общем случае дешифратор имеет п однофазных входов (иногда 2п парафазных) и т ~ 2" выходов, где п — раз­рядность (длина) дешифрируемого кода. Дешифратор с максимально возможным числом выходов т ~ 2" называется полным. Функционирование полного дешифра­тора описывается системой логических выражений вида:

^Fo - Х„Х_п-\ ■■■ Х₂Х_{;

^F \ = X_пХ - х 2 X j

F,„-1 ⁼ Х„... Х₂Х], где X),..., Х„ — входные двоичные переменные; F₀, F\,..., F_m_| — выходные логиче­ские функции, представляющие собой минтермы (конституенты 1) п переменных.

Индекс функции F_t определяет номер выбранного выхода и соответствует де­сятичному эквиваленту входного кода. Выход, на котором появляется управляющий сигнал, называется активным. Если значение сигнала на активном выходе отобра­жается лог. 1, то на остальных пассивных выходах устанавливается лог. 0. Двоич­ный код, включающий всегда только одну единицу, а остальные — нули, называется унитарным. Поэтому дешифратор является преобразователем входного позицион­ного кода в унитарный выходной код.

Виды дешифраторов, по:

• способу структурной организации — одноступенчатые (линейные) и много­ступенчатые, в том числе пирамидальные и прямоугольные (матричные);

• формату входного кода — двоичные, двоично-десятичные;

• разрядности дешифрируемого кода — 2, 3, п\

• форме подачи входного кода —с однофазными и парафазными входами;

• количеству выходов — полные и неполные дешифраторы;

• виду входных стробирующих сигналов — в прямом или инверсном значени­ях;

• типу используемых логических элементов — И, НЕ, ИЛИ, НЕ И, НЕ ИЛИ и т. д.

В компьютерах дешифраторы используют для выполнения следующих опера­ций:

• дешифрации кода операции, записанного в регистр команд процессора, что обеспечивает выбор требуемой микропрограммы;

• преобразования кода адреса операнда в команде в управляющие сигналы выбора заданной ячейки памяти в процессе записи или чтения информа­ции;

• обеспечения визуализации на внешних устройствах;

• реализации логических операций и построения мультиплексоров и демуль- типлексоров.

Схема дешифратора:

 

 

Логика работы дешифратора:     F0 Ft Fz F3

 

F₀ - Х₂ Х_]; F] - Jfj; F₂ Jf,; F₃ -XJf,

Дешифратор со стробированием

 

F₀ X, IV; F, = X,IV; F₂=X₂X, W\ F₀ =X₂X_l W

Использование дешифратора в схеме микропроцессоров:

 

Прямоугольные дешифраторы

 

Шифратором называется функциональный узел компьютера, предназначен­ный для преобразования входного /77-разрядного унитарного кода в выходной n-разрядный двоичный позиционный код. Двоичные шифраторы выполняют функ­цию, обратную функции дешифратора. При активизации одной из входных линий дешифратора на его выходах формируется код, отображающий номер активного входа. Полный двоичный шифратор имеет т = 2" входов и п выходов.

 

Приоритетный шифратор

Одно из основных применений шифратора — ввод данных с клавиатуры, на­пример, десятичных цифр. Нажатия клавиши с десятичной цифрой 0, 1,..., 9 должны приводить к передаче в цифровое устройство двоично-десятичного кода этой циф­ры. Для этого используется неполный шифратор "из 10 в 4".

Шифраторы, которые при одновременном нажатии нескольких клавиш выраба­тывают код только старшей цифры, называются приоритетными. Приоритетные шифраторы, предназначенные для поиска старшей (левой) единицы в слове и фор­мирования на выходе двоичного номера искомого разряда, называются указателя­ми старшей единицы. Их применяют в устройствах нормализации чисел с пла­вающей запятой, в системах с приоритетным обслуживанием запросов на прерыва­ние работы компьютера.

Мультиплексоры и демультиплексоры

Мультиплексором называется функциональный узел компьютера, предназна­ченный для поочередной коммутации (переключения) информации от одного из п входов на общий выход. Номер конкретной входной линии, подключаемой к выходу в каждый такт машинного времени, определяется адресным кодом А₀, А_и..., А,_ч,. Связь между числом информационных п и адресных т входов определяется соот­ношением п = 2^т. Таким образом, мультиплексор реализует управляемую передачу данных от нескольких входных линий в одну выходную.

 

 

Демультиплексором называется функциональный узел компьютера, предна­значенный для коммутации (переключения) сигнала с одного информационного входа D на один из п информационных выходов. Номер выхода, на который в каж­дый такт машинного времени передается значение входного сигнала, определяется адресным кодом A_Q,A_bA₂,...,Am-i- Адресные входы т и информационные выходы п

 

Хо =F₀D = А, AqD\ X, = F\D = A, A₀D\ Х₂ = F₂D = А, 4,D; Х₃ = F₃ D = А, А₀ А

 

Мультиплексирование шин

Мультиплексирование шин — это поочередное переключение шин (групп ли­ний) от нескольких источников информации к одному приемнику.

 

Демультиплексирование шин

Под демультиплексированием шин понимается поочередное переключение

Схемы сравнения. Компараторы.

Схемой сравнения (компаратором) называется функциональный узел компью­тера, предназначенный для выработки признаков отношений между двоичными словами (числами).

Признаки отношения используются как логические условия (осведомительные сигналы) в микропрограммах, командах передачи управления, а также в устройствах контроля и диагностики. После выполнения каждой команды в машине автоматиче­ски формируются признаки результатов операции. Эти признаки, называемые фла­гами (флажками), помещаются в специальный регистр флагов. К флагам обычно относят признаки нулевого результата, переполнения разрядной сетки, знак ре­зультата, наличие переносов из старшего разряда сумматора, четное или нечетное число единиц в результате и др.

Многоразрядные двоичные слова равны, когда одновременно попарно равны все их разряды, то есть А(п) = В{п), если A_l = В„ i = 1, 2,..., п.

Сравнение на «равно» (Исключающее ИЛИ)

Сравнение на «больше»

 

SM	S/n)
) Ч
SM
;

dM вы

f

Применение компараторов для контроля вычислительных процессов и коррекции ошибок

 

Проверка результатов сложения

 

Контроль дешифрации методом повторного

шифрования

контроль четности

 

Преобразователи кодов Преобразователь прямого кода в обратный

Хън i зи

--------------,
<'— Х4	=1	Г а
Хз "	=1	Уз
	=1
Х\	=1	Y]

 

Yi - Xm^i ^v Х_гнХ₍ " ^зн ®

Преобразователь двоичных чисел в код Грея

Изменяется только 1 разряд:

Хг

хх

и

/э

h

/.

Хз

Х~1

и

/э

h

h

 

обратное преобразование кода Грея в прямой код:

Ху —/] ©/₂ ©/₃ ©/₄; Х,=/₂©/₃©/₄; Х₃=/₃©/₄; Х₄-/₄

Схемы для выполнения логических микроопераций

Все компьютеры могут выполнять определенный список поразрядных логиче­ских операций. Для их реализации используют отдельный блок логических операций

	Еу, К г + V уг	Х{п) f >	Y{n) г
Дешифратор
>	F15 [1] ' ' IF0,
Схемы логических элементов

FTT^T

 

Ei - код операции

Микросхемы ALU

• информационные входы для представления двух четырехразрядных операндов Xи У;

• входы настройки Е₃-Е₀ для задания номера

• вход М для задания типа микрооперации: М = 0 — арифметические, М = 1 — логиче-

• вход переноса С1, необходимый только при исполнении арифметических микроопе-

Архитектуры ЭВМ. ЭВМ архитектуры фон-Неймана

Свойства и признаки:

1. Двоичная система счисления.

2. Единая память для программ и данных. Код команды ничем не отличается от кода данных. Фиксированная длина команд и данных.

3. Память последовательно-адресуемая.

4. Последовательное исполнение команд. Один вычислитель. Имеется счётчик команд.

5. Жесткая архитектура - неизменна аппаратная часть и система команд. Низкий уровень машинного языка.

Гарвардские архитектуры:

- Имеет раздельную память для программ и для данных.

По количеству шин:

- Трёхшинные ША, ШД, ШУ

- Двухшинные ШАД, ШУ

- Пятишинные

Совокупность всех шин называют ОШ или ОМШ (общая магистральная шина).

Классическая гарвардская архитектура:

- Пять шин: ШАПП, ШАПД, ШДПП, ШДПД, ШР

Модифицированная гарвардская архитектура:

- Внешние шины ВШД, ВША, Внутренние шины: две ША, ШД, ШК (команд).

Расширенная гарвардская архитектура:

- раздельные шины и использование дополнительной кеш-памяти для хранения очередных команд.

Гибридные модификации архитектуры фон Неймана:

- имеется раздельная кэш-память для команд и данных, как в Гарвардской, но программная реализация по типу фон Неймана.

По типу регистров:

- Аккумуляторные

- Безаккумуляторные

ЭВМ включает в себя:

• арифметико-логическое устройство

• оперативную память (ОП);

• средства хранения и ввода-вывода ин­формации: внешние запоминающие устройства (ВЗУ); устройства ввода ин­формации (УВв); устройства вывода информации (УВыв); все эти устройства называют внешними или периферий-

• устройство управление (УУ). Вместе с АЛУ оно образует процессор. При нали­чии в машине нескольких процессоров выделяют центральный (ЦП).

Арифметико-логическое устройство предназначено для выполнения ариф­метических и логических операций, предусмотренных системой команд данного компьютера. В состав АЛУ входят регистры и комбинационные схемы. Данные для обработки в АЛУ поступают из ОП и называются операндами. Результаты операций пересылаются в ОП или временно сохраняются в регистрах АЛУ.

Устройство управления (УУ) считывает и дешифрирует в соответствующей последовательности команды, формирует и подает управляющие сигналы для дру-

 

ША, ШД, ШУ - шины; ШК - шина команд

БА, БД - буферные регистры адреса и данных

РОН - регистры общего назначения; А -аккумулятор

РК - регистр команд

ДшК - дешифратор команд

ВШ - внутренняя шина

Миропроцессор

РП - регистр признаков (или РФ - регистр флагов) СИД - схема инкремента и декремента СК - счётчик команд; УС - указатель стека; С - стек УУ - устройство управления

Запоминающие устройства («память»)

 

Внешняя память:

- КНМЛ

- НГМД

- НЖМД

- НОД

- НМОД

- ФСУ

- ВПЗУ, «твёрдотельные диски».

ВНУТРЕННИЕ ЗАПОМИНАЮЩИЕ УСТРОЙСТВА

- СОЗУ - сверхоперативное ОЗУ - в виде регистров внутри МП

- кэш - для хранения быстрой копии текущей информации, внутри МП

- ОЗУ - большие объёмы

- ПЗУ

- ППЗУ: ЭППЗУ, ПЗУ-УФС

По физическому принципу:

- полупроводниковая

- магнитная (на сердечниках, магнитных доменах)

- ёмкостная

- лазерно-голографическая, и др.

По способу хранения информации:

- статическая

- динамическая

По структурной организации:

- одномерная, двумерная, трёхмерная

По способу доступа:

- параллельный

- последовательный

По энергонезависимости:

- энергонезависимая

- энергозависимая

Основные параметры памяти:

Информационная ёмкость - макс. объём

Удельная ёмкость - отношение информационной ёмкости к физическому

объёму

Удельная стоимость - денежная стоимость одной ячейки,

Организация

Ширина (величина) выборки

Потребляемая мощность

Быстродействие - время обращения, время выборки, записи, чтения

Микросхемы памяти

Сигналы:

• А (Address) — входы адреса, разрядность которого к определяется соотно­шением к = logiM где N = Т — максимально возможное число данных (бит, байт, слов), которые хранятся в памяти и адресуются как единое целое;

• DI (Data Input) — шина входных данных;

• DO (Data Out) — шина выходных данных; __

• W / R (Write/Read) — сигнал записи данных при W / R - 0 или считывания п£И W / R = 1;

• CS (Chip Select) или СЕ {Chip Enable) — сигнал разрешения при CS {СЕ) =0 или запрета, если CS {СЕ) = 1, работы данной микросхемы.

В м/с динамической памяти для уменьшения количества выводов микросхем используется мультиплексирование ША:

Адрес, например, A=A_i5i А_м, А₀ делится на старший полуадрес А_Х=Аis, А14,..., A_s и младший А_У=А₇,А₆, А₀. Полуадреса подаются на одни и те же входы адреса микросхемы памяти. Подача полуадреса А, сопровождается сигналом RAS {Row Address Strobe), а полуадреса А_х — сигналом CAS {Column Address Strobe). Такой способ адресации уменьшает число выводов корпуса ИМС. Часто вы­воды DI и DO объединяются в общий вывод DIO.

 

Требования ко взаимному временному положению двух сигналов (А-В) задают следующими параметрами:

• временем предварительной установки t_su сигнала А относительно сиг­нала В, то есть интервалом между начальными моментами обоих сигналов;

• временем удержания (щл-в) — интервалом времени между началом сигнала А и окончанием сигнала В;

• временем хранения t_V{A__B) — интервалом между окончанием сигналов Л и В. Длительность сигналов обозначается как t_w (Width — ширина).

Для ЗУ характерна следующая последовательность сигналов во времени

вначале адрес, затем выбор микросхемы CS, затем строб записи-

чтения W / R. Индексом A (Access) обозначают интервалы времени от появления управляющего сигнала до появления данных на выходе

СПОСОБЫ ДОСТУПА к ячейкам памяти:

- адресные

- последовательные

- ассоциативные

Классификация м/с памяти

 

Запоминающие устройства RAM подразделяются на статические SRAM (Static RAM) и динамические DRAM (Dynamic RAM). В статических RAM элементами памя­ти являются триггеры. Они хранят свое состояние, пока схема имеет напряжение питания и новые данные не записываются. В динамических RAM данные хранятся в виде зарядов конденсаторов, создаваемых компонентами МОП-транзисторов. Са­моразряд конденсаторов приводит к разрушению данных, поэтому они периодиче­ски (каждые 2-30 мс) должны регенерироваться. Однако плотность упаковки динами­ческих ЭП превышает в 4-5 раз этот же показатель для статических RAM. Регене­рация данных осуществляется с помощью специальных контролле