Комбинационные электронные устройства

 

    Комбинационными называют цифровые электронные устройства (ЦЭУ), состояние n выходов которых полностью определяется совокупностью логических сигналов, присутствующих на m его информационныхвходах. Устройства комбинационной логики можно представить в виде функции

.

Дешифратор (преобразователь кода) – это устройство для преобразования кода числа на входе (комбинации входных сигналов) в сигнал на определенном выходе. Дешифраторы преобразуют: двоичный код, двоично-десятичный код, код Грея. Например, преобразователь двоичного кода – полный дешифратор 2×4 (рис. 3.4, а, б).

Если при n входах дешифратор имеет m = 2ⁿ выходов, то такой дешифратор называется полным, при m < 2ⁿ – неполным или частичным.

Двоично-десятичныйдешифратор преобразует двоичный код в семисегментный (неполный). Он используется при выводе числа на знаковый семисегментный индикатор (например, в часах).

Шифратор – устройство, осуществляющее двоичное кодирование сигналов. Обратен дешифратору двоичных сигналов. В простейшем случае шифратор сопоставляет активному уровню на одном из входов двоичный выходной код. При этом количество его выходов всегда меньше, чем входов. Например, при четырех  входах будет два выхода

(рис 3.5).

В состав большинства серий микросхем входит приоритетный шифратор. Он отличается тем, что в нем допускается одновременная подача логической единицы на несколько входов одновременно. При этом код выходного сигнала будет соответствовать старшему номеру выхода из всех входов, на которые логическая единица подана. Приоритетный шифратор работает как обычный, если сигнал подается только на один из выходов. Примерами приоритетных шифраторов могут служить микросхемы КМ555ИВ1, К555ИВ3.

Преобразователями кодов называются логические устройства, с помощью которых код одного вида преобразуется в код, построенный по другому закону, например, двоичный – в двоично-десятичный и т.д.

У преобразователей кодов после условного обозначения пишут Х/У или А/В, что обозначает, что код А преобразуется в код В, или пишут общепринятые названия кодов, например GRAY / BIN – преобразователь кода Грея в двоичный (бинарный) код.

В условных обозначениях микросхем о принадлежности к преобразователям кода говорят буквы ПР.

В преобразователях кода законы их функционирования обычно задаются с помощью соответствующей таблицы

Используя логические функциональные узлы, можно реализовать практически любой преобразователь кода. Однако эта задача решается многозначно. Эффективность решения во многом зависит от опыта разработчика

Существует следующий подход к построению преобразователей кода (на техническом жаргоне его иногда называют декодер–кодер). Сущность его заключается в том, что входные сигналы подаются на дешифратор. Сигналы с выхода дешифратора подаются на входы шифратора, число выходов у которого равно числу выходов для кода, в который производится преобразование. Структура «декодер – кодер» обычно является более выгодной при построении преобразователей кодов из готовых микросхем по сравнению со структурами на отдельных логических элементах. Выгоды, получаемые при ее использовании, во многом послужили толчком для выпуска микросхем программируемых логических матриц.

Промышленность выпускаются специальные микросхемы преобразователей кода, например, преобразователи двоично-десятичного кода в двоичный К155ПР6.

Мультиплексор – логическое устройство для последовательного опроса нескольких двоичных переменных и передачи их на один выход. Простейший мультиплексор можно представить в виде ключа, управляемого сигналом А. В зависимости от этого сигнала на выход пройдет или сигнал х0, или   х1.

Мультиплексор на четыре входа (рис.3.6) должен иметь два управляющих сигнала А0 и А1 (на восемь входов – три управляющих сигнала А0, А1 и А2). 

Таким образом, количество адресных входов (управляющих сигналов) должно быть таким, что бы в двоичном коде адресовать все входы.

На основе мультиплексоров может быть реализована любая логическая функция, что часто используется в программируемых логических элементах.

Демультиплексор – устройство, выполняющее передачу информации, поступающей по одной линии, на несколько выходных линий, т.е. преобразование, обратное действию мультиплексора. Поскольку функции демультиплексора сходны с функциями дешифраторов, их условное обозначение сделано одинаковым, а именно ИД. Например, дешифратор К155ИД3 можно использовать в качестве демультиплексора.

В составе интегральных микросхем имеются коммутационные микросхемы, которые способны пропускать сигналы в обоих направлениях. Их называют мультиплексорами-демультиплексорами. Например, ИМС 590КН1 имеет восемь входов/выходов и может служить мультиплексором или демультиплексором.

Сумматор – устройство, выполняющее операцию сложения цифровых кодов двух чисел.

Простейший сумматор двух двоичных переменных А и В (рис.3.7) имеет два входа для двоичных чисел А и В, выход для суммы S (результат сложения в разряде, вес которого равен весу операнда) и выход С для переноса в следующий сумматор (С равен 1, если веса S не хватает для отражения результата).

Для построения многоразрядных сумматоров необходимо учитывать многоразрядный перенос из младшего разряда в старший.

;

Сумматор двухразрядных чисел (рис.3.8) имеет четыре входа (по два на каждое число), два выхода для записи суммы в виде двухразрядного числа (S 0 и S 1) и выходы для учета переноса (при С0 = 1 к результату добавляется единица ­ для учета переноса от сложения более младших разрядов). Сумматор выпускают в интегральном исполнении (например, К155ИМ2).

Применяются последовательные и параллельные многоразрядные сумматоры. У сумматора с параллельным переносом время выполнения операции суммирования значительно меньше, чем у последовательного сумматора. Для чисел большой разрядности применяют сумматоры с групповым переносом. Такой сумматор получают из нескольких сумматоров меньшей разрядности (например, для сложения 32-разрядных чисел применяют четыре группы по восемь разрядов). При этом используется последовательный или параллельный межгрупповой перенос.

Выпускаются другие арифметические устройства – двоичный умножитель, сумматоры – вычитатели, схемы контроля четности и другие, а также многофункциональные устройства комбинаторной логики – арифметико-логические устройства.

Арифметико-логические устройства (АЛУ) выполняют арифметические и логические операции над двумя операндами. Основой АЛУ (рис. 3.9) служит сумматор, схема которого дополнена логикой, расширяющей функциональные возможности АЛУ и обеспечивающей перестройку с одной операции на другую. Обычно АЛУ четырехразрядны и для наращивания разрядности объединяются. Например, четырехразрядное АЛУ К1533ИП3 выполняет шестнадцать арифметических и шестнадцать логических операций. АЛУ имеет 24 вывода, назначение которых приведены ниже: А, В – четырехразрядные входы; С0 – вход переноса; S – код операции; М – выбор режима арифметический – логи-ческий; Y – выход результата; C 4 – выход переноса; A = B – выход равенства операндов; P, G – выходы для организации параллельного переноса.

Синтез устройств комбинационной логики. Некоторые устройства, выполняющие определенные логические операции, могут быть построены на простых логических элементах. Дана, например, следующая таблица истинности (рис. 3.10):

Выбираем строки, где Y = 1. Записываем логическое выражение этой функции, опуская знаки логического И, и преобразуем, используя правила преобразования булевых функций:

Результат преобразований реализуется схемой (рис.3.10). Если Y содержит больше нулей чем единиц, то логическая сумма записывается для нулей.

 

Триггеры

Триггер – логическое устройство, имеющее два устойчивых состояния, переход которого из одного состояния в другое осуществляется под воздействием управляющих сигналов.

Устойчивые состояния можно принять в качестве логической информации 0 и 1. В таком случае триггер можно использовать в качестве запоминающего устройства, которое хранит один разряд числа, представленного в двоичном коде.

Состояние триггера определяется по выходному сигналу. При этом говорят, что триггер установлен, если на его выходе присутствует логическая 1, и сброшен, – если 0. В триггерах с прямым управлением активным уровнем считается уровень логической 1, а в триггерах с инверсным управлением– уровень логического 0. После переключения триггера входной активный уровень может быть снят, но триггер продолжает оставаться в том состоянии, которое он приобрел под воздействием этого сигнала.  Для удобства-использования триггеры имеют два выхода, один из которых называют прямым Q, а другой – инверсным . Если триггер установлен (в состоянии 1), на его прямом выходе будет логическая 1, а на инверсном – логический 0.

Помимо информационных входов, обозначаемых буквами R, S,. J, К ', D. Т, триггеры могут содержать и вспомогательные (управляющие) входы, напримеp, предварительной установки или вход синхронизации С.

Триггеры, которые реагируют на информационные сигналы только при наличии сигнала синхронизации, называют синхронными. В отличие от них асинхронные триггеры реагируют на информационные сигналы в момент их поступления. Синхронные триггеры, в свою очередь, могут быть со статическим и динамическим управлением. Для того чтобы синхронный триггер со статическим управлением смог воспринимать сигналы на информационных входах, на его входе синхронизации С должен присутствовать уровень логической 1. Синхронный триггер со динамическим управлением реагирует на информационные сигналы только в момент изменения сигнала на С -входе от 0 до 1 (прямой динамический С-вход), либо от 1 до 0 (инверсный динамический С -вход). На рис. 3.11 ,а,б показаны соответственно обозначения синхронного триггера с прямым и инверсным динамическим управлением.

Для синхронного триггера со статическим управлением иногда используют обозначение С -входа, показанное на рис.3.11,в, но чаще всего у С -входа вообще не ставят никаких специальных значков.

По функциональным возможностям различают:

– триггер с раздельной установкой состояний 0 и 1 (триггер с установочными входами, RS -триггер);

– триггер со счетным входом (счетный триггер, T -триггер);

– триггер задержки с приемом информации по одному входу (D -триггер);

– универсальный триггер с информационными входами К и J (JK -триггер).

Для полного описания триггера достаточно задать закон его функционирования и структурную схему.

Асинхронный RS -триггер с раздельной установкойсостояний 1 и 0 имеет всего лишь два информационных входа: S (вход установки) и R (вход сброса). При активном уровне сигнала на входе установки S и пассивном уровне на входе R триггер, независимо от предыдущего состояния, принимает на выходе Q состояние 1. С другой стороны, при активном уровне сигнала на входе сброса R и пассивном уровне на входе S независимо от предыдущего состояния триггер переводится в состояние Q =0 (сбрасывается). При пассивном уровне сигнала на обоих входах состояние триггера не изменяется (режим хранения предыдущего состояния). Наконец, последняя из возможных комбинаций, когда на обоих входах одновременно присутствуют активные уровни, для триггеров этого типа просто запрещается, так как по описанному закону работы его выходное состояние будет непредсказуемым.

Сформулированный словесно закон функционирования асинхронного RS -триггера представлен в виде таблицы переходов триггера (рис. 3.12, а), где обозначено Q ^t– выходное состояние триггера до момента подачи соответствующей комбинации уровней (R^t S^t) на его информационные входы, Q ^t+1– состояние триггера после этого момента, А – активный, П – пассивный уровень. RS -триггер можно построить из логических элементов И – НЕ или двух ИЛИ – НЕ

(рис. 3.12).

 

Если на вход R элемента D 1 (рис. 3.12, б) подана 1, то на выходе этого элемента ИЛИ – НЕ будет 0, а на выходе другого элемента D 2 будет 1, поскольку выход D 1 соединен с одним из входов D 2. При подаче на вход S элемента D 2 сигнала высокого уровня (1), на его выходе будет 0, а на входе элемента D 1 будет 1, поскольку выход D 2 соединен с одним из входов D 1. Рассуждая аналогично,  получим схему асинхронного RS -триггера, с инверсным управлением на элементах И – НЕ (рис. 3.12, в)

  Триггером задержки (D -триггером) называют синхронный триггер (рис. 3.13, а), выходное состояние которого совпадает с сигналом на его единственном информационном входе (D -входе), которое тот имел на предыдущем такте импульсов синхронизации.

Сигнал на выходе Q начинает повторять сигнал на D -входе во время действия синхронизирующего импульса. Это значение хранится в триггере до прихода следующего синхронизирующего импульса. Примером D -триггера может служить микросхема К155ТМ2 – два D -триггера с асинхронными входами (рис. 3.13, а). На рис. 3.13, б приведены временные диаграммы, иллюстрирующие прохождение входного сигнала D на выход Q при при различных сигналах синхронизации C.

Состояния D -триггера в разные моменты времени будут следующие:

при t ₁ Q = 1, так как на D = 1;

при t ₂ состояние триггера не изменяется, так как на D = 1;

при t ₃ Q = 1, хотя D = 0, так как не было С;

при t ₄ поступил С, Q = D = 0;

при t ₅ – повторение (Q = 0), так как D = 0.

На основе D -триггера можно легко получить делитель на два (рис.3.14).

 

 

JK -триггеры являются наиболее универсальными. Имеют два информационных входа: J и K. Функционирует подобно RS -триггеру с разницей, что не имеет запрещенной комбинации входных сигналов. На рис. 3.15, а дана таблица переходов, из которой видно, что при подаче на оба входа сигнала 1, на выходе триггера изменяется состояние на противоположное.

 

На основе JK -триггеров реализуются RS -, D - и Т -триггеры. Если использовать входы J и K, как входы S и R и исключить запрещённую комбинацию, когда на оба входа подан сигнал 1, то получим RS -триггер. Если вход К соединить с входом J инвертором, то получим D -триггер (рис.3.15, в). Если на оба входа: J и K – подать сигнал высокого уровня (установить 1) и использовать вход C для поступления сигналов, то получим T -триггер.              

Т -триггер (рис. 3.15, в,) изменяет свое состояние на противоположное при поступлении на вход Т запускающего импульса.   Т -триггеры называют триггерами со счетным входом.  В интегральном исполнении Т -триггеры не выпускаются, так как они легко получаются из RS -, JK - или D -триггеров (рис. 3.15, д).