VI. Комбинационные цифровые устройства

 

ТИПОВЫЕ КЦУ.

В цифровой технике при построении сложных уст­ройств широко применяются не только отдельные логи­ческие элементы, реализующие элементарные булевы функции, но и их комбинации в виде типовых структур, выполняемых как единое целое в виде интегральных мик­росхем. На входы таких структур могут подаваться ин­формационные логические сигналы и сигналы управления. Последние могут определять, например, порядок переда­чи информационных входных сигналов на выход или играть роль сигналов синхронизации. Во многих случаях, особенно при использовании в устройствах выходных це­пей с тремя состояниями, в качестве сигналов синхрони­зации выступают сигналы «Выбор микросхемы» (CS). Наличие активного значения такого сигнала управления (в одних схемах это логический нуль, в других — логиче­ская единица) разрешает устройству выполнение задан­ных функций, отсутствие его переводит схему в «невы­бранное» состояние, при котором она не выполняет обра­ботку информации, а ее выходы отключены от нагрузки. Рассмотрим типовые КЦУ.

 

 

ШИФРАТОРЫ

 

Шифратор (называемый также кодером) — устройство, осу­ществляющее преобразование десятичных чисел в двоичную си­стему счисления. Пусть в шифраторе имеется m входов, последовательно пронумерованных деся­тичными числами (0, 1, 2, 3,......, m — 1), и n выходов. Подача сигнала на один из входов приво­дит к появлению на выходах n-разрядного двоичного числа, со­ответствующего номеру возбуж­денного входа.

Очевидно, трудно строить шифраторы с очень большим чи­слом входов т, поэтому они ис­пользуются для преобразования в двоичную систему счисления относительно небольших десятичных чисел.

Шифраторы широко исполь­зуются в разнообразных устрой­ствах ввода информации в циф­ровые системы. Такие устройст­ва могут снабжаться клавиату­рой, каждая клавиша которой связана с определенным входом шифратора. При нажатии вы­бранной клавиши подается сигнал на определенный вход шифрато­ра, и на его выходе возникав двоичное число, соответствующее выгравированному на клавише символу.

 

Рис. 22.

На рис. 22 приведено символическое изображение шифрато­ра, преобразующего десятичные числа 0, 1, 2,..., 9 в двоичную. Символ CD образован из букв, входя­щих в английское слово CODER. Слева показано 10 входов, обо­значенных десятичными цифрами 0, 1,..., 9. Справа показаны выходы шифратора: цифрами 1, 2, 4, 8 обозначены весовые коэффи­циенты двоичных разрядов, соответствующих отдельным выходам.

Из приведенной таблицы истинности (табл. 3) следует, что переменная х1 на выходной шине 1 име­ет уровень лог. 1, если возбуждается один из нечетных входов.

 

Таблица 3

 

Номер возб. входа	Выходы
Х1	Х2	Х4	Х8

 

Следовательно:

X1 = y1 + y3 + y5 + y7 + y9.

Аналогично для остальных выходов:

x2 = y2 + y3 + y6 +y7,

x4 = y4 + y5 + y6 + y7,

x8 = y8 + y9.

Этой системе логических выражений соответствует схема шифратора, реализованная на элементах ИЛИ (рис. 23-а). Аналогичным образом можно реализовать шифратор в другом элементном базисе, например, в базисе И-НЕ (рис. 23-б).

.

 

 

Рис. 23-а

Рис. 23-б

При выполнении шифратора на элементах И-НЕ должна быть предусмотрена подача на входы инверсных зна­чений, т. е. для получения на выходе двоичного представления некоторой десятичной цифры необходимо на соответствующий вход подать лог. 0, а на остальные входы—лог.1.

Изложенным способом могут быть построены шифраторы, вы­полняющие преобразование десятичных чисел в двоичное пред­ставление с использованием любого двоичного кода.

 

ДЕШИФРАТОРЫ.

 

Для обратного преобразования двоичных чисел в небольшие по значению десятичные числа используются дешифраторы (назы­ваемые также декодерами). Входы дешифратора предназначают­ся для подачи двоичных чисел, выходы последовательно нумеру­ются десятичными числами. При подаче на входы двоичного чи­сла появляется сигнал на определенном выходе, номер которого соответствует входному числу.

Дешифраторы имеют широкое применение. В частности, они используются в устройствах, печатающих на бумаге выводимые из цифрового устройства числа или текст. В таких устройствах двоичное число, поступая на вход дешифратора, вызывает появ­ление сигнала на определенном его выходе. С помощью этого сиг­нала производится печать символа, соответствующего входному двоичному числу.

На рис. 24, а приведено символическое изображение дешиф­ратора. Символ DC образован из букв английского слова DECODER. Слева показаны входы, на которых отмечены весовые коэффициенты двоичного кода. Справа — выходы, пронумерован­ные десятичными числами, соответствующими отдельным комби­нациям входного двоичного кода. На каждом выходе образуется уровень лог. 1 при строго определенной комбинации входного кода.

Дешифратор может иметь парафазные входы для подачи на­ряду с прямыми входными переменными и их инверсий, как показано на рис. 24,б.

По способу построения различают линейные и прямоугольные дешифраторы.

 

 

а) б)

 

Рис. 24.

МУЛЬТИПЛЕКСОРЫ

 

Мультиплексор является уст­ройством, которое осуществляет коммутацию одного из нескольких информационных входных сигналов на выход в соответствии с заданным кодом на входах управления. Мультиплексор имеет несколько информационных входов (D0, D1,...),, входы управления(A0, A1,...) и один вы­ход Q. На рис. 25, а показано символическое изображение типичного муль­типлексора с четырьмя информационными входами и входом синхронизации С.

 

 

Рис. 25.

 

 

а)

 

б)

Рис. 25.

 

Каждому информационному входу мультиплексора присваива­ется номер, называемый адресом. При подаче сиг­нала на вход С мультиплексор выбирает один из входов, адрес которого задается двоичным ко­дом на входах управления, и под­ключает его к выходу.

Таким образом, подавая на адресные входы адреса различ­ных информационных входов, можно передавать цифровые сиг­налы с этих входов на выход Q.

Таблица 4.

 

Входы управления	Выход
A1	A2	Q
		D0
		D1
		D2
		D3

 

 

Функционирование мультиплексора определяется табл. 4 (при С=1).. При отсутствии стробирующего сигнала (С=0) связь между информационными входами и выходом отсутствует (Q=0). При подаче стробирующего сигнала (С=1) на выход передается логи­ческий уровень того из информационных входов Di, номер которо­го i в двоичной форме задан на адресных входах.

Принципиальная схема муль­типлексора показана на рис. 25, б.

В тех случаях, когда требуется передавать на выходы много­разрядные входные данные в параллельной форме, используется параллельное включение мультиплексоров по числу разрядов пе­редаваемых данных.

 

ДЕМУЛЬТИПЛЕКСОРЫ.

 

Демультиплексор имеет один информационный вход и несколь­ко выходов. Он представляет собой устройство, которое осущест­вляет коммутацию информационного входного сигнала на один из выходов, имеющему адрес (номер), задаваемый на входах управления. На рис. 26 показано символическое изобра­жение демультиплексора с четырьмя выходами. Функционирова­ние этого демультиплексора определяется табл. 5.

 

 

Рис. 26.

 

 

Таблица 5

 

Входы управления	Выходы
X1	X2	Y0	Y1	Y2	Y3
		D
			D
				D
					D

 

 

Структурные формулы, определяющие формирование выходных сигналов такого демультиплексора, имеют вид:

y0 = x1 * x2 * D, y2 = x1 * x2 * D,

y0 = x1 * x2 * D, y0 = x1 * x2 * D.

;;

 

;.

Использование демультиплексора может существенно упро­стить построение логического устройства, имеющего несколько вы­ходов, на которых формируются различные логические функции од­них и тех же переменных.

 

ОДНОРАЗРЯДНЫЙ ДВОИЧНЫЙ СУММАТОР.

 

Из рассмотренного ранее принципа сложения многоразрядных двоичных чисел следует, что в каждом из разрядов производятся однотипные действия: определяется цифра суммы путем сложе­ния по модулю 2 цифр слагаемых и поступающего в данный раз­ряд переноса и формируется перенос, передаваемый в следующий разряд. Эти действия реализуют­ся одноразрядным двоичным сум­матором. Символическое изобра­жение такого сумматора показано на рис. 27, а. Он имеет три входа для подачи цифр разрядов слага­емых a_i, b_i и переноса р_i; на вы­ходах формируются сумма s_i, и перенос p_{i + 1},_i предназначенный для передачи в следующий разряд.

 

 

Рис. 27.

 

В одноразрядном сумматоре могут предусматриваться входы для подачи как прямых значений разрядов слагаемых a_i, b_i и переноса р_i, так и инверсных значений, а также выходы, на которых формируются инверсные значения выходных переменных.

В таблице 6 показан закон функционирования одноразрядного сумматора.

Таблица 6.

 

Входы	Выходы
Слагаемые	Перенос	Сумма	Перенос
ai	bi	рi	si	рi+1

 

МНОГОРАЗРЯДНЫЕ ДВОИЧНЫЕ СУММАТОРЫ.

 

В зависимости от способа ввода разрядов слагаемых сумматоры делятся на два типа: последовательного и параллельного действия. В сумматоры первого типа разряды чисел вводятся в последователь­ной форме, т. е. разряд за разрядом (младшим разрядом вперед), в сумматоры второго типа каждое из слагаемых подается в парал­лельной форме, т. е. одновременно всеми разрядами.

Сумматор последовательного действия. Состоит из одноразряд­ного

сумматора, выход p_i+1 которого соединен с входом p_i через элемент задержки, параметры которого согласованы со скоростью поступления разрядов слагаемых на входы сумматора. Операция суммирования во всех разрядах слагаемых осуще­ствляется с помощью одного и того же одноразрядного сумматора, но последовательно во времени, начиная с младших разрядов. Такое по­строение сумматора возможно за счет того, что слагаемые поступают в после­довательной форме.

Очевидное достоинство сумматора последовательного действия заключается в малом объеме оборудования, требуемого для его построения. Однако связан­ная с этим необходимость в последовательной обработке разрядов приводит к крайне низкому быстродействию. Поэтому, сумматоры такого типа в настоящее время используются очень редко.

Сумматор параллельного действия. Состоит из отдельных раз­рядов, каждый из которых содержит одноразрядный сумматор (рис. 28).

При подаче слагаемых цифры их разрядов поступают на соот­ветствующие одноразрядные сумматоры. Каждый из одноразряд­ных сумматоров формирует на своих выходах цифру соответствую­щего разряда суммы и перенос, передаваемый на вход одноразряд­ного сумматора следующего (более старшего) разряда.

Такая организация процесса организации переноса, называемая последовательным переносом, снижает быстродействие многоразрядных сумматоров, т.к. получение результата в старшем разряде сумматора обеспечивается только после завершения распространения переноса по всем разрядам.

 

Рис. 28.

Повышение быстродействия параллельных сумматоров. Для обеспечения высокого быстродействия параллельные сумматоры должны строиться на элементах, обладающих высоким быстродей­ствием.

В наиболее неблагоприятном случае возникший в млад­шем разряде перенос может последовательно вызывать переносы во всех остальных разрядах. При этом время передачи переносов t = t1 * n, где t1 —задержка распространения переноса в одном раз­ряде.

Уменьшение t достигается следующими приемами.

1. При построении схем одноразрядных сумматоров стремятся к уменьшению числа элементов в цепи между входом, на который поступает импульс переноса р_i и.выходом, на котором формирует­ся передаваемый в следующий разряд импульс переноса pi+i.

2. В цепях от p_i к p_i+1 применяют элементы с повышенным быстродействием.

3. Схемы сумматоров следует строить таким образом, чтобы сигналы с выхода каждого логического элемента в цепи от р_i, к p_i+i поступали на возможно меньшее число других логических элементов, так как присоединение каждого дополнительного эле­мента к той или иной точке цепи переносов, как правило, приводит к увеличению паразитной емкости, удлинению фронтов сигналов и, следовательно, к увеличению задержки распространения сигнала и снижению быстродействия сумматора.

4. Применяют устройства формирования переносов в парал­лельной форме. В показанном на рис. 29 сумматоре с помощью устройства, называемого блоком ускоренного переноса, произво­дится формирование переносов в параллельной форме, т. е. одно­временно для всех разрядов. Переносы из этого блока поступают во все разрядные сумматоры одновременно. При этом разрядные сумматоры не содержат цепей формирования переносов, они фор­мируют только сумму Si и величины Yi и Xi, для получения кото­рых переносы не требуются. Эти величины Yi и Xi необходимы для формирования переносов в блоке ускоренного переноса, они опре­деляют следующие ситуации: Yi=1 означает, что в i-м разряде пе­ренос p_i+1 в следующий (p+1)-й разряд необходимо формировать независимо от поступления в данный разряд переноса из предыду­щего разряда; Xi=1 означает, что в i-м разряде перенос р_i+i дол­жен формироваться только при условии поступления переноса р_i, из предыдущего разряда:

Yi = a1 * b1; X1 = (a1 + b1) * p1.

 

Рис. 29.

 

Величины Yi и Xi формируют­ся одновременно во всех разрядных сумматорах, одновременно по­ступают на входы блока ускоренного переноса и, следовательно, в этом блоке одновременно формируются переносы, подаваемые в разрядные сумматоры. После поступления переносов из блока ус­коренного переноса в разрядных сумматорах формируются суммы Si.

 

БЫСТРОДЕЙСТВИЕ КЦУ.

 

Так как логические элементы, входящие в состав КЦУ, переключаются с задержкой tзад., то при изменении в не­который момент времени комбинации входных сигналов выходные сигналы устройства (если они изменяются в ре­зультате этого) примут установившиеся значения только после того, как закончатся переходные процессы в соот­ветствующих логических элементах. На пути от входов устройства к его выходам отдельные логические элемен­ты включены последовательно. Поэтому длительность пе­реходных процессов будет зависеть от числа логических элементов, которые включены в такой цепочке. Приме­няемая в настоящее время методика определения tзад в логических элементах, предусматривающая использо­вание при измерении цепочки включенных друг за другом однотипных логических элементов, позволяет при оценке общей задержки в такой цепочке суммировать задержки отдельных логических элементов. При оценке быстродей­ствия КЦУ необходимо выявить ту цепочку логических элементов между входами и выходами устройства, кото­рая будет задавать наибольшую задержку, и сложить между собой задержки логических элементов этой цепоч­ки. Обычно она содержит наибольшее число включенных друг за другом от входов до выходов логических элемен­тов. Но могут быть исключения, связанные, например, с наличием в более короткой цепочке отдельных инерци­онных логических элементов с большим tзад. Поэтому в общем случае необходимо проанализировать все цепоч­ки логических элементов от входов до выходов и выявить такую, которая дает наибольшую задержку.

 

СОСТЯЗАНИЯ В КЦУ.

 

Неодинаковую задержку прохождения сигнала в от­дельных частях КЦУ иногда ассоциируют с «состязания­ми» в скорости переключения логических элементов. В результате этого явления на выходах некоторых эле­ментов могут появляться импульсные помехи. В некоторых случаях неодинаковая задержка прохож­дения сигнала в отдельных цепочках логических элемен­тов может привести к импульсной помехе и на выходе КЦУ. Покажем это на примере.

Рассмотрим КЦУ представленную на рис. 30, а. Входной сигнал изменяется с кода 1000 на код 1111. Задержка в каждом логическом элементе tзад. Структурная схема КЦУ и временные диаграммы для данного примера приведены на рис. 30, б. В данном случае на выходе КЦУ при изменении кода входного сиг­нала 1000 на код 1111 кратковременно устанавливается нулевое значение (на время 3 * tздр), хотя по условиям работы выходное значение должно было сохраниться на единичном уровне.

Это непосредственно вытекает из временных диаграмм, если пренебречь задержками переключения логических элементов Когда длительность помехи превысит определенную величину, возможно на­рушение работоспособности подключенных к выходу КЦУ устройств (триггеров, счетчиков и т. д.). В подобных случаях «состязания» называют «опасными».

 

 

 

 

 

 

а) б)

 

Рис. 30.

 

Для борьбы с «опасными состязаниями» мож­но принять различные меры. Во-первых, иногда можно предусмот­реть такой порядок смены входных кодов, при котором либо импульсные помехи не будут появляться на выходе вообще, либо их длительность уменьшится до безопасной величины. В необходимых случаях такую задержку можно ввести искусственно включением цепочки из четного числа инверторов. Во-вторых, при синтезе соответствующего КЦУ можно иногда найти такой вариант структурной формулы (а следователь­но, и структурной схемы), при котором удается уменьшить величину импульсной помехи.

В подобных случаях «состязания» называют «опасными». Для борьбы с «опасными состязаниями» мож­но принять различные меры. Во-первых, иногда можно предусмот­реть такой порядок смены входных кодов, при котором либо импульсные помехи не будут появляться на выходе вообще, либо их длительность уменьшится до безопасной величины. В необходимых случаях такую задержку можно ввести искусственно включением цепочки из четного числа инверторов. Во-вторых, при синтезе соответствующего КЦУ можно иногда найти такой вариант структурной формулы (а следователь­но, и структурной схемы), при котором удается уменьшить величину импульсной помехи.

В-третьих, можно организовать синхронную передачу сигналов от одного устройства к другому. Для этого вводятся специальные импульсы синхронизации, которые задают моменты передачи инфор­мации между отдельными устройствами. Пауза между импульсами синхронизации может быть выбрана такой, чтобы за ее время закон­чились переходные процессы и на выходах устройств установились стационарные значения.

Синхронная передача информации в современных цифровых устройствах применяется очень широко. Этот вопрос уже обсуждал­ся ранее, например при рассмотрении типовых КЦУ, в том числе мультиплексоров. Отметим, что наличие «состязаний» и возникаю­щие при этом импульсные помехи влияют на надежность цифровых устройств.