Организация и функционирование микросхем памяти

При разработке микросхем памяти существует 2 взаимосвязанные проблемы:

- увеличение объема памяти

-минимизация количества выводов в микросхеме

Эти противоречия решаются 2мя путями:

1. Размещение запоминающих устройств в виде матрицы

2. Мултиплексирование неиспользуемых линий шины адреса для строк и столбцов.

21.1 Организация динамическим микросхем

21.2 Составные элементы ОЗУ.

22.3 Принцип адресации микросхем памяти 32 двух разрядными процессами.

21.1 Упрощенная структурная схема памяти рис. 21.1

 

Матрица запоминающих элементов 512х512 содержит 262 144 ячекипамти (256 Кбит)

В микросхемах памяти запоминающие элементы сгрупированы в матрицу(в данной схеме 512х512). Схема управления состоит из 2х ГТИ (ГТИ1 и ГТИ2), которые запускают в работу сигналы RASи CAS.Для выбора любой из 252 ^144 ячеек памяти требуется 18р. Код – 256кбит. В данной схеме адр. Код подается на 24 разр. адресный регистр в мультиплексном режиме.

Сначала 9 младших разр. с шины адреса, которая используется для выбора нужной строки, под. Адрес строки поступает на ДШ строки по адресному сигналу RAS и запоминается в ДШ строк затем на те же адресные входа А0-А8

Поступают 9 старших разрядов кодов, которые соответствуют адресу столбца,

Запоминается в ДШ столбцов по разр. Сигналу CAS.

К моменту приема адреса столбца на выходе ДШ строк фиксируется вст. строка. Фиксация сохраняется на время действия сигнала RAS.

Устройства ввода\вывода информации служат для приема вх. информации и вывода считываемой информации. Они так же реализуют задачу сопряжения с внешними устройствами. При записи информации она поступает в устройство ввода информации и запоминается там по разреш. сигналу CAS, пост. В ГТИ и генератора записи - RW. При активном сигнале RAS.

Применение мультиплексирования позволяет при сохранении высокого быстродействия получать максимально высокую информационную плотность и разместить данную микросхему в стандартном 86и выводном корпусе.

Т. 21.1

Емкость	Размер матрицы	Кол-во адр. вх.	Упр. вход.	Инф. вх.	питание	Кол-во выводов
16к	128х128		3шт.	2шт.	2вх.
64к	256х256		W	Dout	+5В
256к	512х512		RAS	Din	земля
1м	1024х1024		CAS	W\R
4м	2048х2048
16м	4096х4096
64м	8192х8192

 

Режимы работы микросхем памяти

Поясним в табл. 21.2. Микросхема памяти раб. В 3х режимах: запись, чтение, регенерация.

Т.21.2

Вход	Выход	Режимы работы
RAS CAS WR Din	Dout

		V	V	Rвх->∞	Схема не выбрана
	Ø	V	V	Rвх->∞	Схема не выбрана
Ø		V	V	Rвх->∞	Регенерация
Ø	Ø	Ø	Ø v1	Rвх->∞	Запись
Ø	Ø		V	Øv1	Считывание

В режиме регенерации осуществляется псевдочтение без выхода на шину данных.

Т.О. запоминающее устройство может работать в зх режимах:

-считывание

-запись

-регенерация

В режиме считывания после срабатывания дешифратора столбцов одновременно вывод. 4 числа на усилитель считывания \записи, выбирается 1 из усилителей по адр. вход. и данные -> выход. буфер.

При записи данные поступают на вход ДIи по разрешающим сигналам CASи WR информация поступает усилитель считывания \ записи. Требуемый усилитель выбир. по комбинациям А3-А6 – адр. входов усилителей и через столбцовые ключи записывается в выбранный элемент памяти.

21.2 Для управления банками памяти используют следующие элементы ОЗУ:

-мультиплексор адреса

-ЛУ памятью

-буфер данных

-логика контроля паритета

 

Рис. 21.2

Банк памяти – ПРУ может обращаться к любым ячейкам памяти, указав ее адрес на считывание и запись. Для получения требуемой величины емкости микросхема делится на банки. Каждый банк компануется определенным образом, в зависимости от внутренней организации. Если однобитрыемикросх. – кол-во 8, обязательно одна из микросхем – контроль четности.

MUX адр. использ. опред. адр.:

Сигналы формирует адр. памяти для выбора нужных ячеек.

Логика упр. памятью - управление процессом чтения и записи, форм. Стробы CAS и RAS, сигналы ADRSEL, по которым MUX переключается с выбора строки на выдачу адреса столбца и после этого выдает строб адр. столбца CAS.

Логика выроб. сигнал запись и чтение.

21.3 32х разрядный процессор позволяет адресовать 4 Гб, ШД – 64 разрядная т.е. для нормальной работы необходимо реализовать 8 байт. Для задания требуемого № байта необходимо использовать 3 адр. разр. А0-А2, оставшиеся 29 разрядов распределяются между адр. входами микросхемы, являются мультиплексными и ДШ ад. банке. Конкретное распределение этих адресов зависит от использ. модулей памяти.

Задача адрес. сводится к распределению адресов между данными памяти ОЗУ и требуемым байтом.

Последователность решения этой задачи сводится к следующему:

1. Т.к. адресов. может любой из 8 байт, то младшие разряды шины адреса (3 разр.) отводятся для выбора требуемого байта, т.е. комбинация на этих шинах адреса означает какой из байт требуется ПРЦ.Оставшиеся разряды необходимо распределить (А3-А31) между микросхемами ОЗУ и банками памяти.

2. Выделение или расчет требуемого количества адресов для микросхем ОЗУ.

Исходя из расчитываемого объема ОЗУ, определение кол-ва адресов выполняется в слдеующей последовательности:

А) Например ОЗУ имеет емкость =32 мб т.к. за один адресный цикл адр. 8 байт, то фактическое кол-во адресов для адресации 8 байт составит:

32мб/8байт= 2^22 адр. линий.

А3-А24 -22 линий цикла адреса

Получен.разр. Распределяется поровну:

Младшие А3-А13 для адресации требуемой строки по синхросигналу RAS.

Старшие А14-А 24 – для адресации требуемого столбца по сигналу CAS.

Оставшиеся разряды используются для адресации к требуемому банку памяти.

А25- А31 – номер банка.

 

4Гб = 2^3 –номер байта

2 ^22 –для выбора ячейки памяти

2^7 –под номер банка.

Сумма = 2^32.

Структурная схема распределения адресов:

При расчете может получиться нечетное кол-во адресов, отводимое под ОЗУ

В этом случае расчитываемый объем ОЗУ компонуется модулями. Требу. ОЗУ реализуется на 2х модулях, что бы было четное кол-во адресов.

Четный ряд: 32,64,,128, 256,512, 1024, 2Гб, 4Гб.

В ДП: 1) Расчит. Требуемый объем ОЗУ, выбирается тип модулей:

2) Обосновывается арх. кеш памяти,расчитываются параметры кеша.

3) Выбирается микросхема кеш памяти.

22. Организация памяти 32х разрядных процессоров.

22.1. Единица организации памяти.

22.2. Модели памяти.

22.3. Модели памяти в реальном режиме.

22.4. Формирование адр. в защищенном режиме.

22.1. В 32х разр. проц. при адресации к данным наход-ся в памяти использ. след. единицы:

- байты

- слово

- 2-слово

- 4-слово

- параграф

- сегмент, страница

Для повышения быстродействия обращения к данным выполняют выравнивание от слова до параграфа.

Выравнивание означает, что адрес должен быть четным.

Например, выр. по границе слова означает: нулевое значение 2х младших бит адреса.

Параграф – это 16 смежных байт.
Более крупными ед. памяти явл. сегмент и страница – это логическая организация памяти.Min размер сегмента 64 Кб, Min размер страницы – 4Кб с увелич. до 4 Мб.

Сегментация – средство организации памяти на прикладном уровне. Разбиение на страницы - это средство управления физич. памятью на системном уровне.

22.2. Проц. 32х разр. архитектуры - IA-32.

Проц. этой архитектуры могут реализовать различные модели памяти:

- простейшая плоская модель: все адреса памяти представляют единую последовательность.

В этой модели вперемешку хранятся данные, коды, инстр-и и др. Поэтому программа отвечает чтобы не было «наездов друг на друга». След. более программируемая – это сегм-я защищенная модель – память состоит из независимых сегментов. В каждой проге польз. пред-ся набор: сегмент кода, сегмент стека, и до 4х сегментов данных. Требуемый сегмент выбирается селекторами из таблицы.

22.3. Эта модель используется для совместимости с 16 разр. процессором. Шина адреса 20ти разрядная, что позволяет адреса до 1мб. Для форм-я 20 разрядного адреса с помощью 16 разр. регистров поступают след. образом: сегмент * 16 + смещение. Адреса сегментов хранятся в соотв-х регистрах. Размер сегмента фиксированный – 64Кб. 32 р. процессор позволяет к 64Кб сверх (одного) 1Мб. Это достигается за счет управления спец. вентилем. Дополнительно используют GATE A20.

22.4. Защищенный режим – основной режим работы 32р. процессоров (см.п.19). В этом режиме работают все механизмы преобразования адресного пространства: логическое, линейное, физическое (сегменты, страницы и физ. адреса).

Логич. адрес – виртуальный, состоит из селектора сегмента и эффективного адреса, кот. наз. смещением.

Рис. 1. Формирование адреса памяти 32р. процесс. в защищ. режиме.

Селектор сегмента хр-ся в старших 14 байтах соотв-х сегм. регистра (CS, SS, DS, ES(флаговый сегмент)) – они участвуют в адресации конкретного элемента памяти.

Эффективный адрес форм-ся из след-х компонентов:

base – содержимое базового регистра.

index – содер. индексного регистра.

disp – смещение (8, 16, 32 битное число)

scale – масштаб.

Т.к. = 16 адресов, а смещение = 4 Мб, то вирт. память может достигать 64 Тб. Эфф-я адресация обеспечивает 9 режимов адресации:

- прямая адресация EA = disp

- косвенно регистровая EA = base

- базовая EA= base+disp

- индексная EA= index+disp

- масштаб. индексная EA= scale*index + disp

- базово индексная EA = base + index

- масштаб. баз. индексная EA = base + scale*index

- базвово-индексная со смещением EA = base = index + disp

- масшт. базово-индексная со смещ. EA = base + index*scale + disp

Блок сегментации транслирует логическое адресное пространство 32 бит пространства линейных адресов.

Физ. адрес образуется после преобразования линейного адреса блоком стр-й переадресации и выводится на внешнюю шину адреса процессора. Если блок переадресации не отключен, то линейный адрес явл. физ-м. Блок переадресации стр-ц работает в защищенном режиме.

 

Некоторые варианты подключения средств диагностирования к ПК

Кроме рассмотренных вариантов подключения средств диагностирования (ISA, COM порт, LPT порт, USB, а также AGP) существуют другие возможности. В частности это шина PCI и интерфейс LPC.

23.1 LPC-интерфейс

23.2 Шина PCI

23.2.1. Общие сведения

23.2.2. Модификации шины PCI

23.2.3. Организация обмена информацией

23.2.4. Характеристика сигналов

23.1. В современных компьютерах шина ISA отсутствует, и ее функции перешли к новому интерфейсу LPC (Low Pin Count). Он реализует те же функции, что и ISA, а именно: реализует ввод/вывод, аппаратное прерывание, прямой доступ к памяти. Отличия: 32х битная адресация, т.е. доступно 4 Гб памяти, мультиплексирована, синхронизированная шина PCI аналогично обеспечивает обмен. Обеспечивает те же подключения, что и шина ISA.

23.2.1. PCI – Peripheral Component Interconnect (шина соединения периферийных компонентов). Первоначально данная шина считалась системной, т.е. она располагалась между северным и южным мостами чипсетов. 1й вариант PCI 1.0 1992 г. Сейчас версия PCI 2.0, 2.2. Разрядность 32, 64 бит данных. Шина является синхронной, т.е. фиксация всех сигналов или их появление выполняется по положительному перепаду сигнала CLC. Шина мультиплексирована, т.е. общие линии используются для AD(адреса и данных). Max число слотов 4. Для подключения шины к другим шинам используют мосты. Шина поддерживает автоконфигурирование, т.е. технологию PNP, включая работы. Кроме того в состав шины включена технология система для тестирования адаптеров по интерфейсу jTAG.

23.2.2. Для устройств промышленного назначения с 1995 г. был принят стандарт compact PCI. Особенности этого варианта: возможность адресации модуля по месту, которое он занимает в системном блоке, количество слотов до 8 и наличие независимых источников питания. Спецификация PXI – вариант шины PCI для инструментальных систем. Кроме основных видов совместимости выполнены данные модули ПО.

23.2.3. Цикл обмена на шине PCI представлен на рисунке 23.1.

 

 

Обмен по шине называют реакцией. В транзакции участвуют 2 устройства: инициатор обмена (мастер) и целевое устройство. Все транзакции трактуются как пакетные. Начинается обмен фазой адреса на нашем рисунке это фаза адрес, после которой может следовать одна или несколько фаз данных. Для адреса и данных используются общие линии AD. Для кодирования команд или данных используются 4 мультиплексированные линии С/ВЕ#(0-3). Используются для кодирования команд в фазе адреса и разрешение байт в фазе данных. Вначале транзакция инициатор (I) вырабатывает сигнал FRAME#. После этого выставляет адрес устройства, к которому он обращается, а на линии С/ВЕ информацию о типе транзакции. Устройство, распознавши свой адрес, отзывается сигналом DEVSEL. Кроме того, инициатор готовности к обмену вырабатывает сигнал IRDY. Устройство, если оно готово к обмену с некоторым ожиданием вырабатывает сигнал ТRDY. С помощью этих 2х сигналов устройство и инициатор согласуют свои скорости обмена, которые являются целой частью синхросигналов. Количество транзакций в пакете заранее не оговаривается, но сигналом о том, что обмен заканчивается, является снятие сигнала FRAME. После этого снимаются остальные сигналы. Инициатор может завершить обмен по одной из 3х причин:

- нормально завершение (описано ранее)

- транзакция завершается, если в течении, заранее отведенного, промежутка времени целевое устройство не отвечает

- завершение по TIME OUT, когда у инициатора отбирается право на владение шиной, т.е. если истекает время, указанное в таймере инициатора.

Обмен также может быть прерван или прекращен по инициативе устройства по сигналу STOP#.

23.2.4. Кроме указанных сигналов, которые участвуют в обмене, существуют также сигналы, реализующие обмен в режиме прерывания, 64х битный обмен линии запросов прерывания (A, B, C, D), а также сигналы, обеспечивающие тестирование, сигналы паритета, сигнал ошибки. Итого 27 сигналов.