Организация микросхем памяти

Интегральные микросхемы (ИМС) памяти организованны в виде матрицы ячеек, каждая из которых состоит из одного или более запоминающих элементов (ЗЭ) и имеет свой адрес. Каждый ЗЭ способен хранить один бит информации.

При матричной организации ИМС памяти (рис.4.5) реализуется координатный принцип адресации ячеек. Адрес ячейки поступает по шине адреса ВМ и в схемах логики выбора разделяется на две составляющие: адрес строки и адрес столбца. Эти адреса запоминаются в соответствующих регистрах адреса, соединённых каждый со своим дешифратором. Выходы дешифраторов образуют систему горизонтальных и вертикальных линий, к которым подсоединены запоминающие элементы (ЗЭ), каждый ЗЭ расположен на пересечение одной горизонтальной и одной вертикальной линий.

ЗЭ, объединённые общим «горизонтальным» проводом, принято называть строкой (row). ЗЭ, подключённые к общему «вертикальному» проводу, называют столбцом (column). Совокупность ЗЭ и логических схем выбора строк и столбцов называют ядром микросхемы памяти. Разрядность микросхемы (количество линий ввода/вывода) определяет количество ЗЭ, имеющих один и тот же адрес, то есть каждый столбец содержит столько разрядов, сколько есть линий ввода/вывода.

Для синхронизации процессов фиксации и обработки адресной информации внутри ИМС используются следующие сигналы:

1. A ₀ - An (multiplex Address) – адресные линии для обращения к строке (столбцу). Мультиплексированные линии адреса во время спада сигнала RAS# на этих линиях присутствуют адрес строки, во время спада сигнала СAS# - адрес столбца;

2. D ₀ - Dm - линии данных для загрузки или хранения выбранного байта (бита);

3. CS ( Chip Select –выбор элемента памяти) используется для выбора необходимой микросхемы (только нужная микросхема будет реагировать на вызов), этот сигнал запускает микросхему;

4. WE ( Write Enable -разрешение записи) используется для указания того, что данные должны записываться, а не считываться;

5. OE (Output Enable -разрешение выдачи выходных сигналов) устанавливается для выдачи выходных сигналов. Когда этого сигнала нет, то выход отсоединен от остальной части схемы;

6. RAS (Row Address Strobe – строб адреса строки) по спаду сигнала начинается цикл обращения, низкий уровень сохраняется на всё время цикла;

7. CAS (Column Address Strobe -строб адреса столбца) по спаду сигнала начинается цикл записи или чтения.

Записываемая информация, поступающая по шине данных (D ₀- D_m), первоначально заносится во входной регистр данных, а затем - в выбранную ячейку. При чтении информация из ячейки до её выдачи на шину данных буферизуется в выходном регистре данных. Усилители считывания/записи служат для электрического согласования сигналов на линиях данных и внутренних сигналов ИМС. 

 Управление операциями с основной памятью осуществляется контроллером памяти. Обычно этот контроллер входит в состав центрального процессора либо реализуется в виде внешнего по отношению к памяти устройства. Контроллер памяти - устройство синхронное, то есть срабатывающее по тактовым импульсам, поэтому все операции с памятью принято описывать с привязкой к тактам. В общем случае на каждую такую операцию требуется как минимум 5 тактов: 1)указание типа операции (чтение или запись) и установка адреса строки; 2)формирование сигнала RAS; 3)установка адреса столбца; 4)формирование сигнала CAS; 5)возврат сигналов RAS, CAS в неактивное состояние.

 

Режимы работы памяти.

Разработчики микросхем тратят значительные усилия на повышение быстродействия интегральных микросхем ЗУ. Возможности увеличения быстродействия весьма ограничены, в основном связаны с миниатюризацией запоминающих элементов и способом доставки содержимого ячейки на шину данных, то есть режимом чтения. Наибольшее распространение получили следующие шесть фундаментальных подходов.

Последовательный режим. При использовании этого режим (Flow through Mode) адрес и управляющие сигналы подаются на микросхему до поступления синхроимпульса. По переднему фронту синхроимпульса вся входная информация запоминается во внутренних регистрах и начинается цикл чтения. Время появления данных на внешней шине в пределах того же цикла чтения определяется моментом прихода синхроимпульса и скоростью внутренних цепей микросхемы.

Конвейерный режим (pipelined mode) – это метод доступа к данным, при котором можно продолжать операцию чтения по предыдущему адресу в процессе запроса по следующему. Процесс чтения разбивается на два этапа: а) непосредственный доступ к массиву запоминающих элементов и извлечение данных из ячейки; б) передача данных на внешнюю шину с одновременным запросом на следующую операцию чтения, при этом происходит перекрывание во времени двух циклов чтения. Из-за усложнения схемы передачи на внешнюю шину время считывания увеличивается на один такт для первой операции чтения из памяти в последовательности операций считывания. Все последующие данные поступают на выход друг за другом с запаздыванием на один такт относительно запроса на чтение. Микросхемы с конвейерным режимом могут использоваться при частотах шины вдвое выше, чем для ИМС с последовательным режимом чтения.

Регистровый режим (Register to Latch) используется относительно редко, на выходе микросхемы имеется в наличии промежуточный выходной регистр. Адрес и управляющие сигналы подаются на микросхему до поступления синхроимпульса. С приходом положительного фронта синхроимпульса адрес записывается во внутренний регистр микросхемы, начинается цикл чтения. Считанные данные заносятся в промежуточный выходной регистр и хранятся там до появления отрицательного фронта (спада) синхроимпульса, с его появлением передаются на шину. Момент появления данных на выходе ИМС однозначно определен, изменяя ширину импульса синхронизации можно варьировать время появления данных на шине. Данное свойство может быть использовано при проектировании специализированных ВМ. По быстродействию микросхемы с данным режимам аналогичны ИМС с последовательным режимом. 

Страничный режим (Page Mode). При доступе к ячейкам со смежными адресами, запоминающие элементы которых расположены в одной строке, доступ ко второй и последующим ячейкам можно производить значительно быстрее. Увеличение быстродействия возможно так, как адрес строки при очередном обращении остается прежним и для доступа к очередной ячейке достаточно подать на ИМС адрес нового столбца, сопровождая его сигналом CAS #. Время цикла внутри страницы уменьшается. Под страницей понимается строка матрицы запоминающих элементов.

Режим быстрого страничного доступа (Fast Page Mode) представляет собой модификацию стандартного страничного режима. Основное отличие заключается в способе занесения новой информации в регистр адреса столбца. Полный адрес (строки и столбца) передается только при первом обращении к строке. В регистр адреса столбца новая информация заносится практически по переднему фронту сигнала CAS #. Потери времени сокращаются на два такта.

Пакетный режим  (Burst Mode) – режим, при котором по конкретному адресу памяти возвращается пакет данных, хранящихся по нескольким последующим адресам. В микросхемах данного типа содержится внутренний счетчик адреса колонок для пакетного цикла, поэтому адрес столбца заносится в ИМС только для первой ячейке пакета, переход к очередному столбцу производится внутри микросхемы.

Режим удвоенной скорости (Double Data Rate). Удвоение скорости передачи данных достигается в передаче данных по обоим фронтам импульса синхронизации, то есть дважды за период.