Базовый процессор (ВАР), процессор обработки



Мы поможем в написании ваших работ!


Мы поможем в написании ваших работ!



Мы поможем в написании ваших работ!


ЗНАЕТЕ ЛИ ВЫ?

Базовый процессор (ВАР), процессор обработки



Вызовов (САР), контроллер ввода-вывода ( I0С)

На рис.6.18 показана структура аппаратных средств процессора CP113C/CR и приводится общая схема модулей и их функциональных связей. Каждый базовый процессор (ВАР), процессор обработки вызовов (CAP) и процессор ввода-вывода (IOР) содержит один модуль - модуль выполнения программы (РЕХ). В зависимости от того, должны ли они быть реализованы в качестве процессоров ВАР, процессоров CAP или контроллеров I0С, в соответствии с монтажной позицией активизируются специфичные аппаратные функции. Перечислим основные технические данные ВАР, CAP и IQC. Тип процессора - MC68040, тактовая частота -25МГц, разрядность адреса 32 бита и разрядность данных 32 бита, разрядность слова - 32 бита данных. Данные локальной памяти: расширение - максимум 64 Мбайт (на основе DRAM 16M бит); ступень расширения 16Мбайт. Данные флэш-памяти EPROM: расширение 4 Мбайт.


 

Рисунок 6.18 - Структура аппаратных средств процессора СР113 C / CR и общая схема модулей и их функциональных связе й

Технические данные IOC: разрядность информации на BIOC - 32 бита адреса/данных (мультиплексный режим), 5 битов контроля по четности. Количество подключаемых IОС - максимум 12.

На рис. 6.19 показана блок-схема модуля выполнения программы РЕХ. Наиболее важными являются следующие компоненты: микропроцессор, контроллер доступа и цикла, общий интерфейс (CI), локальная память (LMY), флэш-память EPROM, логика подачи тактовых сигналов.

Микропроцессор и контроллер доступа и цикла вместе составляют процессор (PU) модуля. С целью обеспечения надежности они дублируются. Одна пара, состоящая из микропроцессора и контроллера доступа и цикла, выполняет на модуле функцию ведущей системы. Вторая пара выполняет функции проверки (проверочное устройство). Она сравнивает собственные результаты с результатами ведущей пары. Если результаты не совпадают, то пара проверочного устройства активизирует аварийный сигнал, который приводит к немедленному отключению процессора от BCMY.

Общий интерфейс (СI) соединяет процессор с BCMY и, если РЕХ функционирует в качестве IOС, также с системой шин для контроллера ввода-вывода (BIOC). Кроме того, также выполнены соединения для панели технического обслуживания (МР:СР113С) и аппаратного трассировщика. Если процессор реализован в качестве ВАР, то линии управления к ВАР-партнеру также подключаются к общему интерфейсу. Локальная память (LMY) может быть расширена до требуемого размера. Наименьшая ступень емкости составляет 16 Мбайт. Локальная память LMY может быть расширена до емкости 64 М байт (на основе микросхем памяти DRAM 16Мбит).

Блоки флэш-памяти EPROM включают в себя микропрограммное обеспечение для восстановления аппаратных средств, программу загрузчика, программы диагностики, а также микропрограммное обеспечение IOС. Соответствующие программы выполняются в соответствии с применением.

 

Рисунок 6.19 - Блок-схема модуля: модуль выполнения программы (РЕХ)

 

Блоки флэш-памяти EPROM представляют собой энергонезависимые микросхемы памяти. Они могут быть электрически стерты и перепрограммированы на модуле. Содержимое блоков флэш-памяти EPROM в процессорах ВАР, процессорах CAP и контроллерах IOС является частью системы прикладных программ (APS). Схема логики подачи тактовых сигналов обеспечивает подачу тактового сигнала 25 МГц на модуль.

Последовательность выполнения программы в микропроцессоре определяется прерываниями. Контроллер прерываний в контроллере доступа и цикла может обрабатывать максимум 16 различных прерываний, распределенных по восьми уровням прерываний. Прерывания одного уровня не могут прерывать друг друга. При одновременном возникновении прерываний одного уровня сначала обрабатывается прерывание с более высоким приоритетом. Прерывания могут инициироваться собственным процессором или при межпроцессорном взаимодействии другим функциональным блоком через BCMY. Они также могут быть установлены в прикладных программах IOС процессорами IOР через BIOC.

В локальной памяти процессоров LMY содержатся специфичные для процессора программы и данные. Процессор может считывать или изменять состояния внутренних аппаратных средств (например, регистров) через локальную область I0. При использовании общей области I0 он может передавать информацию в другой процессор (межпроцессорное взаимодействие - IРС), а также считывать или изменять состояния аппаратных средств (например, регистров) в BCMY. Во флэш-памяти EPROM содержится микропрограммное обеспечение, например, для восстановления аппаратных средств, программы загрузчика, программы диагностики, а также микропрограммное обеспечение I0С. Области адресов используют для адресации постоянно назначенные биты соответствия. В каждом случае может быть установлен только один бит соответствия. Могут быть адресованы все области адресов, но доступ к определенным областям адресов может быть ограничен функцией контроля доступа.

Общая память (CMY)

 

Общая память CMY содержит следующие модули контроллера общей памяти (CMYC) и среды общей памяти (CMYM). В минимальной конфигурации CMY содержит один модуль CMYC и один модуль CMYM. Модуль CMYM имеет четыре ступени емкости от 64 до 256 Мбайт с использованием в качестве основы микросхем DRAM 16Мбит. В CMY может быть установлено максимум четыре модуля CMYM. Разрядность информации в CMY составляет для адресов - 32 бита адреса, 2 бита SEIZE, 8 битов ЕСС, и для данных -32 бита данных, 8 битов ЕСС. Емкость CMY равна 64-1024 Мбайт (на основе микросхем памяти 16Мбит). Тактовая частота CMY составляет 16МГц. Период цикла для чтения и записи (1-4 байта) составляет 500 нс. В CMY используется процессор типа МС68302 (контроллер технического обслуживания).

Шина для общей памяти (BCMY) состоит из следующих модулей: интерфейс процессора и арбитр (РIА), память и интерфейс трассировщика (МТI), тактовый генератор шины и контроллер технического обслуживания (ВСМ). В базовой конфигурации CP113C/CR с четырьмя процессорами (ВАРМ, BAPS, два IOC) BCMY содержит один модуль PIA и модули ВСМ и MTI. В зависимости от ступени емкости к базовой конфигурации может быть добавлено от одного до трех модулей PIA. С целью обеспечения надежности BCMY дублируется.

С помощью BCMY могут быть обработаны следующие циклы: циклы записи, циклы записи в пакетном режиме, циклы чтения, циклы чтения в пакетном режиме, циклы LOCK, циклы OUT, циклы IN, циклы копирования.

В нормальном режиме работы CMY принимает адреса и данные из обеих BCMY и передает им считанные данные. Затем адреса и данные записи обрабатываются в CMY только одной BCMY в соответствии с выбором BCMY, выполненным системным программным обеспечением. Каждое слово данных в СМУ содержит 32 бита данных и защищается 8 битами ЕСС. Функция контроля памяти CMY с помощью ЕСС разработана таким образом, что аппаратные отказы в трактах передачи адресов и данных или в микросхемах памяти приводят к немедленному выводу CMY из обслуживания. Однобитовые ошибки исправляются в CMY. Для обнаружения и исправления ошибок на модулях CMYM реализованы следующие функции: отдельный контроль с помощью ЕСС данных записи для каждой сети передачи данных; проверка считанных данных соответствующими битами ЕСС; исправление однобитовых ошибок в считанных данных и запись исправленных данных обратно в среду хранения данных; формирование битов ЕСС для записываемых слов данных; сравнение битов ЕСС, сформированных между контроллером памяти 0 и контроллером памяти 1, для контроля передачи данных между модулями СМYС и CMYM. При обнаружении ошибки (например, в случае противоречивости адресов или данных записи) система автоматически переключается к другой BCMY без прерывания циклов.

BCMY передает адреса и данные в CMY с использованием метода временного уплотнения с четырьмя временными интервалами. Каждому банку памяти в CMY постоянно назначен временной интервал на BCMY. Длина временного интервала составляет 125 нс, что соответствует четвертой части периода цикла памяти (500 нс). Доступ ко всем четырем банкам памяти может быть выполнен в течение одного цикла памяти, причем каждый доступ выполняется в отдельных временных интервалах. Контроллеры памяти обрабатывают половину слова данных каждый раз при чтении из памяти или записи в банки памяти.

Контроллер памяти 0 обрабатывает биты 0-15 в слове данных и биты 4-7 исправления ошибок (ЕСС); контроллер памяти 1 обрабатывает биты 16-31 в слове данных и биты ЕСС 0-3. Два контроллера памяти функционируют синхронно и контролируются на наличие синхронизма. Данные обрабатываются на модуля CMYM одновременно и независимо от друг от друга. В интерфейсе данных со средой хранения данных слово данных - разделяется на две половины. Каждый контроллер памяти сохраняет альтернативную половину. Считанные данные кроссируются соответствующим образом между двумя контроллерами для того, чтобы в обе BCMY могло быть передано полное слово данных.

Процессоры ввода-вывода IOР

Процессоры IOР выполняют вводы и выводы независимо друг от друга. Они запрашиваются по командам из ВАРМ. Физический ввод-вывод представляет собой логический интерфейс для диалога между процессорами IОР и ВАРМ. Для различных типов IOР используются различные PIO, а именно:

физический ввод-вывод для буфера сообщений (РIO:МВ);

физический ввод-вывод для прерываний и аварийных сигналов (РIO:ТА);

физический ввод-вывод для накопителей (PIO:DEV);

физический ввод-вывод для контроллера ввода-вывода (РI0:IOС).

Рассмотрим функционирование IOР:МВ.

Потоки сообщений между I0Р:МВ и подключенной периферией обработки вызовов (MB, CCQ, SYP, CCNC) обрабатываются с использованием процедур квитирования I0Р:МВ периодически сканирует периферию обработки вызовов для определения присутствия входного сообщения. Входное сообщение записывается процессором I0Р:МВ через I0С в список ввода в CMY. Входные сообщения из периферии обработки вызовов делятся на следующие категории:

сообщения обработки вызовов, переданные LTG, CCNC или SN(B) в программы обработки вызовов САР/ВАР. IОР:МВ вводит сообщения обработки вызовов в список ввода обработки вызовов;

не относящиеся к обработке вызовов сообщения, переданные LTG, CCNC или SN(B) в программы обеспечения надежности ведущего ВАР. I0Р:МВ вводит не относящиеся к обработке вызовов сообщения в специальный список;

отчеты, которые один LTG передает другому LTG. I0Р:МВ вводит отчеты в список вывода соответствующего I0Р:МВ;

запросы, которыми обмениваются LTG и CCNC. I0Р:МВ вводит запросы в список вывода соответствующего I0Р:МВ.

Если в списке вывода в CMY для подсистемы или функционального блока в периферии обработки вызовов представлено выходное сообщение, то устанавливается прерывание для соответствующего I0Р:МВ. I0Р:МВ передает выходное сообщение в следующем цикле сканирования в указанную подсистему или функциональный блок. Используются следующие выходные сообщения:

команды обработки вызовов, которые программа обработки вызовов процессоров САР/ВАР передает в LTG, CCNC или SN(B).

команды программы обеспечения надежности, которые программа обеспечения надежности ведущего ВАР передает в LTG, ССМС или SN(B).

отчеты, которые один LTG передает другой LTG.

запросы, которыми обмениваются LTG и CCNC.

Обеспечение достоверности передачи сообщений между I0Р:МВ и периферией обработки вызовов выполняется с помощью битов контроля по четности. В случае ошибки передачи выполняется вторая попытка. При повторном возникновении ошибки во время второй попытки передачи данных I0Р:МВ сообщает об ошибке в ВАРМ и прерывает циклическое сканирование периферии обработки вызовов.

Рассмотрим функционирование I0Р:ТА.

Между I0Р:ТА и CCG выполнено прямое соединение для управления частотой аппаратных часов. Кроме предоставления информации о времени и дате I0Р:ТА выполняет следующие функции управления:

управление 7-сегмантным светодиодным индикатором опрос состояний кнопок;

адресация последовательного интерфейса для передачи или приема данных во внешние устройства или из внешних устройств.

Часы также генерируют независимые секундные импульсы, например, для измерения разницы во времени. Микропрограммное обеспечение I0Р:ТА запрашивает аварийные сигналы из интерфейсов аварийной сигнализации стативов, и передает их через РI0:ТА в РI0:I0С. Также микропрограммное обеспечение I0Р:ТА выполняет по запросу "центральную функцию временных меток", но только для программного обеспечения тестирования.

Процессор IOP:UNI управляет передачей данных между I0С или CMY и накопителями и линиями передачи данных. Могут одновременно работать накопитель на магнитной ленте, накопитель на магнитном диске, а также PC и две линии передачи данных или, как альтернатива, три линии передачи данных. Передача данных через линии передачи данных или в PC имеет приоритет над заданиями чтения и записи для накопителей на магнитной ленте или накопителей на магнитном диске.

Для предотвращения несанкционированного доступа к секретным данным в сети подвижной связи предусмотрен ряд мер по обеспечению надежности, которые обеспечивает процессор IOP:AU:

передача секретных данных в центр аутентификации и из центра аутентификации выполняется в шифрованной форме, все важные секретные данные мобильных абонентов сохраняются только в шифрованной форме в центре аутентификации;

шифруются практически все данные, передаваемые через радиоинтерфейс.

Процессор IOP:AUC во время установления соединения генерирует триплеты аутентификации, требуемые для одиночной аутентификации, которая может быть запущена при любом типе установления соединения между терминалом подвижной связи и сетью. Триплеты аутентификации, генерируемые IOP:AUC, содержат следующие компоненты: номер произвольного доступа (RAND); отмеченная реакция (SRES); параметр шифрования Кс для шифровки и дешифровки данных при передаче через радио-интерфейс.

Процессор IOP:AUC может генерировать до 100 триплетов в секунду.



Последнее изменение этой страницы: 2021-04-05; Нарушение авторского права страницы; Мы поможем в написании вашей работы!

infopedia.su Все материалы представленные на сайте исключительно с целью ознакомления читателями и не преследуют коммерческих целей или нарушение авторских прав. Обратная связь - 3.236.68.118 (0.026 с.)