Тема №3. Устройство сравнения двоичных чисел

ТЕМА №3. УСТРОЙСТВО СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ

Описание принципа работы заданной структурной электрической схемы устройства сравнения двоичных чисел

 

Структурная электрическая схема устройства сравнения двоичных чисел представлена на риунке 3.1.

 

Рисунок 3.1 – Устройство сравнения двоичных чисел. Схема электрическая структурная

 

Рассмотрим назначение узлов, входящих в структурную схему устройства сравнения.

Компаратор Y3 предназначен для сравнения четырехразрядных двоичных чисел А и B, представленных разрядами a₃…a₀ и b₃…b_0. На выходах компаратора формируются сигналы, фиксирующие результат сравнения.

Регистр Y1 предназначен для параллельного ввода четырехразрядного операнда A в двоичной СС, значение которого может менятся в пределах от 0 до F в шестнадцатеричной СС.

Счетчик Y2 предназначен для параллельного ввода операнда B в двоичной СС, значение которого также может менятся от 0 до F.

Регистр Y4 предназначен для фиксации результата сравнения, который представляет собой трехразрядное слово.

Блок индикации Y5 предназначен для индикации результата сравнения с помощью светодиодных индикаторов.

Работа устройства синхронизируется тактовыми импульсами U_с. Процесс функционирования устройства поясняется временной диаграммой, которая представлена на рисунке 4.2.

 

 

Рисунок 3.2 – Временная диаграмма, поясняющая процесс функционирования устройства сравнения

 

В момент времени t₁ по отрицательному фронту тактового импульса (рисунок 4.2) начинается ввод операндов А и В в регистр Y1 и счетчик Y2 (рисунок 4.1). К моменту времени t₂ ввод заканчивается, и начинается процесс сравнения в компараторе. Этот процесс в худшем случае завершается к моменту времени t_3. Затем по положительному фронту тактового импульса результат сравнения фиксируется в регистре Y4 и одновременно поступает в блок индикации Y5. Например, при сравнении равных операндов A = B = 1101₍₂₎ на выходе F_{A = B} компаратора Y3 вырабатывается единичный сигнал, а на выходах F_{A < B} и F_{A > B} вырабатываются нулевые сигналы¹⁾.

 

Задание на проектирование к теме №3

 

Описать принцип построения и разработать в основном базисе логическую схему четырехразрядного компаратора двоичных чисел. Разработать логическую схему суммирующуего четырехразрядного счетчика с коэффициентом пересчета К_пер, заданным в таблице 3.1. Разработать принципиальную электрическую схему устройства сравнения по заданной структурной схеме (рисунок 3.1) на микросхемах схемотехники КМОП, серии которых указаны в таблице 3.1.

 

______________________ 1) В пояснительной записке приводить пример сравнения чисел А и В согласно заданному варианту

 

Таблица 3.1 – Исходные данные для проектирования устройства сравнения двоичных чисел

 

Номер варианта	Значение операнда А (P = 16)	Значение операнда B (P = 16)	Серии микросхем	Кпер
4.1	B	B	1594, 5564
4.2	D		1554, 1564
4.3		C	1594, 5564
4.4	A		1554, 1564
4.5		E	1594, 5564
4.6	D		1554, 1564
4.7	A	A	1594, 5564

 

Описать работу принципиальной электрической схемы устройства сравнения в течениие одного периода сигнала синхронизации U_с при сравнении заданных в таблице 3.1 операндов A и B.

 

Варианты заданий на проектирование к теме № 5

 

В соответствии с номером варианта разработать цифровое устройство обработки данных, выполняющее заданные функции.

 

Вариант № 4.1

 

– Прием по шине параллельной передачи данных восьмиразрядного двоичного кода;

– формирование разряда четности;

– хранение девятиразрядного двоичного кода (девятый разряд четности);

– выдача девятиразрядного кода на линию последовательной передачи данных младшими разрядами вперед.

 

Вариант № 4.2

 

– Прием по шине параллельной передачи данных девятиразрядного двоичного кода;

– проверка принятой информации на четность со световой индикацией ошибки;

– хранение информационных разрядов;

– выдача восьмиразрядного кода на линию последовательной передачи данных младшими разрядами вперед.

–

Вариант № 4.3

 

– Прием по линии последовательной передачи данных девятиразрядного двоичного кода младшими разрядами вперед (девятый разряд – разряд нечетности);

– проверка принятой информации на нечетность со световой индикацией ошибки;

– хранение информационных разрядов;

– выдача восьмиразрядного двоичного кода на шину параллельной передачи данных.

 

Вариант № 4.4

 

– Прием по линии последовательной передачи данных двух четырехразрядных двоичных кодов (последовательно);

– хранение принятой информации;

– сравнение четырехразрядных двоичных кодов;

– индикация большего четырехразрядного двоичного числа;

– хранение результата;

– выдача на шину параллельной передачи данных большего кода.

 

Вариант № 4.5

 

– Прием по шине параллельной передачи данных двух четырехразрядных двоичных кодов (последовательно);

– хранение принятой информации;

– сравнение четырехразрядных двоичных кодов;

– индикация меньшего четырехразрядного двоичного кода;

– хранение результата;

– выдача на линию последовательной передачи данных меньшего двоичного кода.

 

Задание на проектирование к теме № 4

 

Разработать и описать структурную электрическую схему устройства обработки данных, выполняющего заданные функции. Разработать логическую схему блока управления на основе распределителя импульсов. Описать назначение и принцип построения устройств контроля по модулю 2 (варианты 5.1…5.3) или компараторов (варианты 5.4 и 5.5). Выбрать микросхемы схемотехники КМОП серий 1564, 1554, либо 1594, 5564 для реализации узлов устройства. Описать выбранные микросхемы (привести их условные графические обозначения, таблицы состояний, указать выполняемые функции и режимы работы). Разработать принципиальную электрическую схему устройства обработки данных и временные диаграммы работы (пример для варианта № 5.5 приведен в приложении Е). Описать работу принципиальной электрической схемы устройства обработки данных в течение одного периода сигнала синхронизации . Пример оформления задания к теме № 5 приведен в приложении Б.

 

ТЕОРЕТИЧЕСКИЕ СВЕДЕНИЯ

Схема, которая генерирует заданную последовательность бит синхронно с импульсами синхронизации, называется генератором последовательностей. Такие генераторы используются как:

1. Счетчики;

2. Генераторы псевдослучайных последовательностей;

3. Генераторы заданной последовательности и заданного периода;

4. Генераторы кодов.

Генераторы последовательностей являются одним из наиболее интересных применений регистров сдвига. Блок-схема генератора последовательностей показана на рисунке 1

 

Рис. 1 Блок-схема генератора последовательностей

 

Выход декодера следующего состояния Y- это функция от Q_N-1, Q_N-2, …, Q₀, т.е. . Это схема подобна схеме кольцевого счетчика (Y=Q₀) или счетчика Джонсона (). Кольцевой счётчик и счётчик Джонсона являются частными случаями генераторов последовательностей.

Синтез генераторов последовательностей рассмотрим на примерах.

Пример 1. Синтезировать генератор следующей последовательности … 1101011 ….

Решение. При синтезе генератора заданной последовательности необходимо определить число разрядов регистра сдвига и комбинационную схему декодера следующего состояния.

Минимально возможное число триггеров N в регистре сдвига для генерирования последовательности длинной S бит определяется из того, что

 

(1)

 

В данном примере S=7, поэтому минимально возможное значение N=3. Однако это не значит, что это число триггеров является достаточным. Если данная последовательность ведет к семи различным состояниям регистра, то тогда три триггера будет достаточно, в противном случае число триггеров придется увеличить. Запишем состояние регистра в виде таблицы 1.

Таблица 1

 

Число синхроимпульсов	Выходы триггеров
Q2	Q1	Q0

Допускаем, что данная последовательность генерируется на выходе Q₂. В таком случае на выходах Q₁ и Q₀ будет та же последовательность, только задержанная на один и два такта, соответственно. Из таблицы 1 видно, что не все состояния регистра отличаются от других (первая и вторая строки одинаковы, а также четвертая и шестая), что означает - число триггеров регистра N=3 не является достаточным. Поэтому примем число N=4 и построим таблицу аналогичную табл. 2.

Поскольку в данном случае все состояния регистра являются отличными (разными), добавим в эту таблицу колонку, в которой запишем требуемую последовательность на входе регистра, Y.

 

Таблица 2

 

Число синхроимпульсов	Выходы триггеров	Y
Q3	Q2	Q1	Q0
8 (1)

 

Схему декодера получим, упрощая функцию с помощью карты Карно, рис 1

 

	X	X	X	X
	X			X
	X
	X	X

 

 

 

Рис. 1. Упрощение ФАЛ декодера следующего состояния

Упрощенная схема генератора последовательности … 1101011 … показана на рис. 2

 

Рис. 2 Логическая структура генератора последовательности … 1101011 ….

Пример 2. Синтезировать генератор последовательности … 1101001….

Решение. Минимально возможное число триггеров регистра N=3. Проверим является ли это число достаточным. Для этого построим таблицу 3.

 

Таблица 3

Импульсы синхронизации	Выходы триггеров	Y
Q2	Q1	Q0

 

 

Из таблицы 3 видно, что все состояния регистра являются неодинаковыми, т.е. число триггеров N=3 является достаточным для реализации генератора, и поэтому добавим в эту таблицу колонку с требуемой на входе регистра последовательностью. Схему декодера получим, упрощая функцию с помощью карты Карно.

 

 

На рисунке 3 показана упрощенная схема генератора последовательности … 1101001….

 

Рис. 3 Логическая структура генератора последовательности … 1101001….

 

Длина последовательности, генерируемой генератором, рис. 3, равна .

Генераторы, которые генерируют последовательности длины

 

(2)

называются генераторами последовательностей максимальной длины. Такие генераторы широко используются для генерирования помехоустойчивых кодов.

 

 

Синтезировать и построить генератор последовательности.

 

Выполнить моделирование в среде схемотехнического моделирования Multisim.

 

Номер варианта	Последовательность
	…1001011….
	…1101011….
	…1001001….
	…1010010….
	…0101011….
	…0111010….
	…1000111….
	…1000011….
	…1111000….
	…0101010….

 

 

ТЕМА №7. Синтез цифрового автомата Мили.(на10)

.

Последовательная схема имеет входной калал - Z, вход синхронизации и выходной канал - W. Поступающие на вход Z данные делятся на группы, содержащие по четыре двоичные цифры, которые не перекрывают друг друга. Проверяются логической схемой и при обнаружении комбинаций хххх, хххх, хххх, хххх на выходе появляется 1. Сигнал на выходе должен иметь длительность, равную длительности синхронизирующего импульса. При всех других комбинациях четырех двоичных цифр сигнал на выходе должен быть равен 0.

 

вариант	Обнаруживаемые последовательности (хххх,хххх,хххх,хххх)
	1100, 0011, 0101, 1010
	0000, 0001, 1101, 1110
	1001, 1100, 1111, 0010
	0100, 0101, 0111, 1001
	0010, 0110, 1000, 1100
	0011, 0111, 1010, 1110
	0001, 0100, 0110, 1010
	0101, 1001, 1101, 1111
	0110, 1000, 1010,1101
	0111, 1011, 1101, 1111

Выполнить моделирование в среде схемотехнического моделирования Multisim.

 

[1]⁾ В пояснительной записке следует приводить пример умножения для чисел A и B согласно заданному варианту.

[2]⁾ В пояснительной записке следует анализировать пример умножения для чисел A и B согласно заданному варианту.

[3]⁾ В пояснительной записке следует приводить пример суммирования для чисел A и B согласно заданному варианту.

ТЕМА №3. УСТРОЙСТВО СРАВНЕНИЯ ДВОИЧНЫХ ЧИСЕЛ