Блок-схема и алгоритм АЛУ для сложения чисел с фиксированной запятой

Для операций сложения и вычитания n -разрядных (нуле­вой разряд знаковый) двоичных чисел с фиксированной запя­той в состав АЛУ должны входить n -разрядный параллель­ный комбинационный сумматор См, регистр сумматора РгСм, вход­ные регистры сумматора РгВ и РгА, входной ре­гистр АЛУ Рг1. На АЛУ поступают операнды X и Y, а результат содержится в операнде Z.

В АЛУ про­изводится сложение двоичных кодов, включая разряды знаков. Если при этом возникает перенос из знакового разряда суммы при отсутствии переноса в этот разряд или перенос в знаковый разряд при отсутствии переноса из разряда знака, то имеется переполнение разрядной сетки, соответственно при отрицатель­ной и положительной суммах. Если нет переноса из знакового разряда и нет переноса в знаковый разряд суммы или есть оба эти переноса, то переполнения нет. Если в знаковом разряде содержится 0, то сумма поло­жительна и представлена в прямом коде, а если в знаковом разряде содержится 1, то сумма отрицательна и представлена в дополнительном коде.

На рис. 3.2 представлена упрощенная структурная схема АЛУ.

Из оперативной памя­ти по входной информа­ционной шине ШИВх в АЛУ поступают операн­ды: положительные числа в прямом коде, а отрица­тельные в дополнитель­ном. Операнды размеща­ются в РгВ (первое сла­гаемое или уменьшаемое) и Рг1 (второе слагаемое или вычитаемое); Рг1 свя­зан с РгА цепями прямой и инверсной передачи кода. Прямая передача исполь­зуется при операции алгебраического сложения, а инверсная – при операции вычитания. Результат операции выдается из АЛУ по выходной информационной шине ШИВых.

Способы организации АЛУ для умножения двоичных чисел.

В ЭВМ операция умножения чисел с фиксированной запятой с помощью соответствующих алгоритмов сводится к операциям сложения и сдвига.

Произведение двух n-разрядных чисел с фиксированной запятой может иметь 2×n значащих разрядов. Поэтому, при операции умножения чисел с фиксированной запятой необходимо предусмотреть возможность формирования в АЛУ произведения, имеющего двойную по сравнению с сомножителями длину.

Для выполнения умножения структура АЛУ должна содержать регистры множимого, множителя и схемы формирования частичных произведений - так называемый сумматор частичных произведений, в котором путем соответствующей организации передач производится последовательное суммирование частичных произведений.

Количество циклов операции умножения зависит от количества цифровых разрядов множителя. Так при умножении n-разрядных чисел без знака в формате с фиксированной запятой потребуется n циклов, а при умножении n-разрядных чисел со знаком в формате с фиксированной запятой – n-1 цикл.

В каждом цикле анализируется очередная цифра множителя, и если это 1, то к сумме частичных произведений прибавляется множимое, в противном случае прибавляется ноль. Цикл завершается сдвигом множимого относительно суммы частичных произведений либо сдвигом суммы частичных произведений относительно неподвижного множимого.

В зависимости от способа формирования суммы частичных произведений различают четыре метода выполнения умножения рис. 3.4 (нумерация метода на рисунке совпадает с обозначением метода в тексте):

а) умножение, начиная с младших разрядов множителя, со сдвигом суммы частичных произведений вправо и при неподвижном множимом;

б) умножение, начиная с младших разрядов множителя, при сдвиге множимого влево и неподвижной сумме частичных произведений;

в) умножение, начиная со старших разрядов множителя, при сдвиге суммы частичных произведений влево и неподвижном множимом;

г) умножения, начиная со старших разрядов множителя, при сдвиге вправо множимого и неподвижной сумме частичных произведений.

Метод ускорения умножения