Сравнение восходящего и нисходящего подхода к проектирования.

 

Нисходящее проектирование позволяет:

· реализовать заданную функцию на максимальной тактовой частоте работы.

· Получить диаграмму задержек распространение сигнала в любых устройствах схемы.

· Минимизировать потребление энергии.

· Определить стоимостные затраты.

 

Различают формальное и неформальное описания устройства. К разновидностям формального описания относят:

1. блок-схема алгоритма

2. Направленный граф

3. Таблицы выходов и переходов

Неформализованным описанием является словесное.

Цикл проектирования специализированной СБИС

 

 

 

Алгоритмы моделирования и процедуры проектирования электронных схем с использованием пакета MAX+plus II.

 

 

Использование алгоритма проектирования СБИС предполагает работу на различных этапах её реализации с соответствующими файлами, семантически идентифицируемыми по их расширению. Для поэтапного освоения алгоритма предусмотрена буферизация данных в промежуточных файлах. Назначение файлов, используемых в данной системе, рассмотрим на примере редакторов, используемых для их построения и корректировки.

 

Редакторы для работы с пакетом MAX+plus II.

 

 

Являясь универсальной системой моделирования электронных схем и, сохраняя принцип открытости, MAX+plus II интегрируется с существующими системами автоматизации проектирования электронных схем.

 

Графический редактор пакета MAX+plus II.

Ввод моделируемых схем в графическом редакторе.

 

 

 

 

Настройка модулей библиотеки мегафункций (библиотеки параметризирования) допускается:

1. по числу разрядов
2. по выполняемым функциям

 

Ввод символов моделируемой схемы.

Любая схема должна иметь хотя бы один вход (input) и один выход (output). Независимо от способа задания символа, цепей, шины, схемы, конечной командой восприятия системой этого имени является команда с клавиатуры.

Пример построения КЛС в графическом редакторе:

 

Подготовка схемы к временному моделированию.

Компилятор пакета MAX+plus II.

Окно компилятора содержит 6 разделов команд.

 

Настройка режима компилятора позволяет выполнить:

1. контроль правил логического синтеза;
2. устанавливать контролируемые параметры;
3. проверять сигналы синхронизации и сигналы асинхронной установки и сброса памяти;
4. выявлять риски сбоев в комбинационных схемах;
5. выявлять обратные связи в несинхронизируемых логических устройствах;
6. использовать логические элементы для формирования цепей задержки.

 

Режимы компиляции проекта.

1. режим частичной компиляции (Functional SNF Extractor) ориентирован на создание функциональной модели проектируемой СБИС, для которой процедура синтеза и разводки СБИС не реализована. Это обеспечивает формирование базы данных проекта и файла схемы (*.scf) за минимальное время;
2. режим полной компиляции (Timing SNF Extractor) обеспечивает создание файла с данными для программирования СБИС и с базой данных для временного моделирования. Если в режиме полной компиляции включён режим оптимизации (Optimizer Timing SNF), то это обеспечивает создание динамической модели и ускоряет процедуру моделирования схемы;
3. режим объединения баз данных для функционального и временного моделирования нескольких проектов (Linked SNF Extractor);
4. компиляция без создания *.scf, когда не выбрана ни одна из 3 предыдущих команд.

 

Пример временного моделирования работы КЛС.

Рассмотрим пример для случая асинхронного и синхронного дешифраторов минимальной размерности. В качестве исходной схемы зададим её представление в графическом редакторе MAX+plus II.

 

 

Временное моделирование КЛС позволяет для рекомендованного варианта схемы программируемой логики получить количественную оценку запаздывания для всех идентифицированных выходов и любой последовательности входных наборов данных. Для временного моделирования создаётся файл с расширением *.scf.

 

Временное моделирование в среде MAX+plus II последовательных схем элементов памяти.

Редактор временных диаграмм Wave Form Editor позволяет вызывать из файла с расширением *.scf редактируемые переменные, которые используются в процессе временного анализа и идентифицированы при разработке схемы.