Оптимизация работы основной и видеопамяти

CPU Burst Write

опция включения/отключения режима пакетной записи в основную память. В обычном режиме на каждое записываемое слово выдается отдельный адрес, в блочном на весь пакет выдается один адрес. Естественно, что такой режим передачи информации более производителен.

Опция может называться " Burst Write Combining " или " Write Combining ".

CPU-to-DRAM 8 QW FIFO

- в опции речь идет об использовании буфера объемом в 32 байта. Остальное по аналогии см. выше.

CPU-to-DRAM Buffer Timing

- выше в опции " PCI-to-DRAM Buffer Timing " мы вкратце затронули временные характеристики обмена с памятью. Естественно, что такой обмен с памятью у центрального процессора происходит быстрее, пусть даже и с предварительной буферизацией. Поэтому и время, затрачиваемое на запись одного слова, на несколько системных тактов меньше: "x-2-2-2", "x-1-1-1". Последнее значение предпочтительнее. Подробнее временные характеристики обмена будут рассмотрены ниже.

CPU-to-DRAM Byte Merging

- см. выше.

CPU-to-DRAM FIFO Cleaning

- см. аналогичное выше.

CPU-to-DRAM Posting

- опция включения/отключения предварительного буфера с отложенной записью. Когда буферизация включена, центральный процессор может инициировать новый цикл записи в память еще до окончания предыдущего цикла. Не все чипсеты содержали в себе такой специализированный буфер, "похвастаться" наличием такого буфера мог разве что чипсет 440LX. Отсюда и ограниченность применения этой опции.

Опция может называться " DRAM Posted Write " или " DRAM Posted Write Buffer ".

Gate A20 Option

- (выбор способа включения вентиля линии A20). Параметр позволяет управлять способом включения адресной линии A20, которая отвечает за доступ к памяти, физические адреса которой превышают 1 Мбайт. Стоит напомнить, что 20-разрядная адресная шина (A0 - A19) позволяла адресоваться в пределах первого мегабайта памяти. Если быть более точным, то эта линия отвечает за доступ к первым 64 килобайтам верхней памяти, известным как область HMA (High Memory Area). Доступ к HMA требует управления специальным аппаратным узлом, работа которого может быть блокирована или активизирована. При установке опции "Gate A20 Option" в состояние "Fast" работа линии будет контролироваться специальным набором микросхем на системной плате. Если линия А20 деблокирована, то HMA-область доступна для любой программы, функционирующей в реальном режиме работы процессора. Обычно эта область памяти отдается под MS-DOS, а для деблокирования линии используется драйвер HIMEM.SYS.

Может принимать значения:

"Fast" - управление осуществляется чипсетом, что повышает скорость работы,

"Normal" - управление осуществляется через контроллер клавиатуры.

В некоторых версиях BIOS опция может называться " Fast Gate A20 Option ", а параметрами будут стандартные "Enabled"/ "Disabled". Иногда в старых версиях BIOS можно встретить опцию с почти романтическим названием " LOWA20# Select ". А речь идет о том, какое устройство управляет низким уровнем сигнала на линии A20: чипсет или контроллер клавиатуры.

Достаточно редко, но все же можно встретить в литературе в отношении управления линии A20 такой термин, как "эмуляция". В данном случае имеется ввиду, что стандартный способ управления "вентилем" осуществляется через контроллер клавиатуры. А чипсет заменяет, подменяет это управление, "эмулирует" его (дополнительно см. ниже). И следующая опция очень хорошо показывает это. " Keyboard Emulation " имеет два значения. "Enabled" соответствует "Fast", а "Disabled" - "Normal". Следующая опция " Gate A20 Emulation " (или " Fast Gate A20 Emulation ") уже не должна вызывать вопросов. Правда, опций с такими названиями, пожалуй, уже не встретишь.

Пользователям, умеющим работать с командной строкой, можно порекомендовать внешнюю команду DOS MEM /A, показывающую стандартную информацию о памяти и дополнительную информацию о сегменте HMA. Команда работает и в среде "Windows 9x".

Логически память разбивается на сегменты размером по 64 КБ, что соответствует 2^16. В совсем "стареньких" машинах с 16-разрядными процессорами физически адрес не мог перейти ограничение в 64 КБ. 20-разрядная адресация, т.е. использование 20-разрядной адресной шины, достигалась благодаря тому, что при формировании 20-разрядного физического адреса использовалось суммирование со смещением в 4 разряда двух адресов: адреса сегмента и исполнительного адреса.

При вычислении физических адресов в системах с 8086/88-ми процессорами могла иметь место вполне стандартная ситуация, а именно адресное переполнение, которое при наличии 20-разрядной шины адреса приводило к сворачиванию адресного пространства в т.н. кольцо. А это и происходило как раз в процессе упомянутого суммирования.

В процессорах следующего поколения (в 286-х был преодолен предел в 1 МБ адресного пространства) на его выходе A20 устанавливалось значение "1", что соответствовало адресу из второго мегабайта памяти. При разработке процессоров и чипсетов машин класса IBM PC/AT) в схему чипсета был введен специальный вентиль Gate A20. В то время его появление в наборе логики было прежде всего связано с обеспечением полной программной совместимости с предыдущим классом машин. Вентиль принудительно устанавливал нулевое значение на линии A20 адресной шины.

На первых машинах, где был реализован контроль и управление линией A20, управление последней осуществлялось через программно управляемый бит контроллера клавиатуры 8042 (или 8742) (см. дополнительно раздел "Keyboard"). Позднее эта функция была возложена и на чипсет, что значительно ускорило скоростные характеристики ("Gate A20 Fast Control") системы.

В итоге это означало, что появление 32-разрядных процессоров не вызвало заметных изменений по данной теме, поскольку специальный вход процессоров (A20M - A20 Mask) остался. Упомянутый вход современного процессора есть не что иное, как маскирование бита A20 физического адреса для эмуляции адресного пространства 8086 в реальном режиме работы процессора. А это связано и с тем, адресная линия A20 используется также для переключения из реального режима в защищенный. Иногда можно встретить в описаниях и такие пояснения. Что существует категория пользователей, использующих старое программное обеспечение. Для таких и предназначена эта опция. Это означает, что наличие такой опции связано с совместимостью со старым ПО. Правда, фразы о категориях пользователей встречаются все реже и реже, но опция по прежнему входит в "стандартный" набор "BIOS Setup". Необходимо также отметить, что некоторые старые драйверы MS-DOS, например VDISK.SYS, могут блокировать линию А20, входя в конфликт с драйвером HIMEM.SYS (это опять таки из далекого прошлого).

Уточним вопрос об "эмуляции". Обычным образом программы для A20-операций используют обращения через BIOS или порты 60/64h, предназначенные для контроллера клавиатуры. Чипсет перехватывает эти обращения, тем самым эмулируя контроллер клавиатуры. Далее в порт 64h записывается D1h, а в порт 60h - 02h. Контроль линии A20 осуществляется далее через порт 92h. Возможна ситуация, когда контроль одновременно осуществляется и контроллером клавиатуры, и чипсетом. В этом случае линия A20 контроллируется через порты 60/64h.

Graphic Posted Write Buff

чипсет может поддерживать собственный внутренний буфер для циклов записи графической памяти. Когда этот буфер включен, т.е. опция установлена в "Enabled", циклы записи процессора в графическую память попадают в буфер отложенной записи. При этом центральный процессор может начать новый цикл передачи данных еще до того, как графическая память закончит предыдущий цикл. При установке параметра в "Disabled" буфер не будет использоваться, и процессор будет находиться в ожидании в течение каждого цикла записи.

Snoop Ahead

- (предвидение). Эта опция применима, если в системе включено кэширование. Когда опция установлена в "Enabled", "master"- устройства на PCI-шине могут контролировать регистры VGA-палитры для непосредственных циклов записи и преобразования их в потоковый протокол PCI-формата с целью повышения скоростных характеристик обмена данными между PCI-шиной и памятью. В итоге значительно увеличивается производительность системы в процессе передачи видеоданных.

Turn-Around Insertion

- (вставка между циклами). Если этот параметр разрешен ("Enabled"), то между двумя последовательными (back-to-back) циклами обращения к памяти чипсет вставляет один дополнительный такт на MD-линиях (Memory Data). Это происходит после установки сигнала MWE# ("Memory Write Enable") и перед включением буферирования на линиях данных. Если параметр запрещен ("Disabled"), чипсет контролирует DRAM-циклы обычным методом, т.е. аналогично как в чипсетах 82430FX, первых наборах с поддержкой EDO-памяти. Вставка дополнительного такта конечно уменьшает быстродействие, но увеличивает достоверность при операциях чтения/записи.

Опция " SDRAM Write-to-Read Turnaround " явным образом предлагает установить продолжительность такой вставки (в системных тактах): 1T, 2T. Опция " Read/Write Turn-Around " практически носит то же название, но предлагает привычные "Disabled" и "Enabled".

Аналогичная опция появилась несколько ранее и для той же EDO-памяти. Она называлась " EDO MD Timing ", а значения параметра уже тогда были "1T" и "2T".

Несколько слов о Back-to-Back. За включение режима "Back-to-Back" ("спина к спине") отвечают, как правило, конфигурационные регистры PCI Command и Host-контроллера. Режим "Back-to-Back" позволяет быстро выполнять последовательности циклов на PCI-шине с минимальной межцикловой паузой. Интерфейс используется для работы процессора в качестве управляющего шиной устройства. При включенном режиме последовательные шинные операции чтения/записи будут специальным образом преобразовываться (иногда говорят - "интерпретироваться") как во время высокопроизводительного пакетного режима процессора. Проще говоря, шина PCI будет "интерпретировать" циклы чтения процессора в скоростные PCI-циклы пакетной (burst) памяти. Поскольку в качестве задатчика шины ("master"-устройства) могут работать и другие системные устройства, то применение интерфейса "back-to-back" носит более широкий характер.

VGA 128k Range Attribute

во включенном состоянии ("Enabled") к адресам VGA-памяти (A0000H-BFFFFH) чипсетом могут быть применены свойства, подобные функциям "CPU-TO-PCI Byte Merge" или "CPU-TO-PCI Prefetch", т.е. стандартным режимам буферизации записи от CPU в PCI-интерфейс. Это повышает быстродействие системы, в противном случае используется стандартный VGA-интерфейс.

Этот же смысл характерен для множества функций с непохожими наименованиями: " VGA Performance Mode ", " Turbo VGA (0 WS at A/B) ", " VGA Frame Buffer ", хотя в некоторых случаях "оперативный" диапазон сужается до первых 64 кБ (A0000-B0000).

Опция " ISA VGA Write Combining " в общем-то аналогична вышеприведенным, но она выделена отдельно. С одной стороны, речь идет о диапазоне B0000h - BFFFFh, верхних 64 КБ привычного "VGA frame buffer", а с другой, в наименование опции вынесен режим работы с кэш-памятью - WC (write combine - объединенная запись), позволяющий значительно ускорить доступ к буферу видеопамяти и вывод данных на видеокарту. Подробнее об этом в следующих разделах.

Из "карты" памяти первого мегабайта системного ОЗУ, что жестко "привязано" к архитектуре ibm pc-совместимых компьютеров, хорошо известно, что адресная область a0000-c7fff традиционно принадлежит видеопамяти графического адаптера и видео bios системы. Собственно под видео bios (или, как иногда говорят, ПЗУ видеоадаптера) выделяется 32 кБ памяти в области c0000- c7fff. Это 768-й - 799-й килобайты памяти. Эта адресная область, в зависимости от установок "bios setup", может и не использоваться.

Область в 128 кБ (A0000-BFFFF, или 640-й - 767-й килобайты) отведена под видеопамять графической карты расширения. В "древние" времена этого объема хватило бы на размещение в памяти одного графического кадра, пусть и с разрешением 320х200. По аналогии с 64-мя килобайтами верхней памяти область видеопамяти в 128 кБ стала тем "окошком" (или фрэйм-буфером), через которое стал возможным доступ ко всей адресуемой памяти. В свое время использование фрэйм-буферизации активно использовалось такими играми, как "DOOM".

Для справки! Frame Buffer (буфер кадра) - область памяти видеосистемы, в которой временно хранятся данные, необходимые для отображения одного кадра (в простейшем случае).

 

 

Специальные команды чипсета

Drive NA before BRDY

когда выбрано "Enabled", сигнал NA (читай ниже) устанавливается на один такт раньше последнего сигнала BRDY# в каждом цикле чтения/записи, таким образом вызывая генерацию процессором сигнала ADS# в следующем цикле после BRDY#, устраняя один потерянный цикл. С помощью сигнала BRDY# (Bus Ready) чипсет (точнее, т.н. "северный мост") сообщает процессору о том, что данные доступны для чтения или есть готовность для приема данных для их записи.

Extended CPU-PIIX4 PHLDA#

- при установке значения "Enabled" системный контроллер, входящий в состав "северного" моста, увеличивает на один такт (в тактах шины PCI) длительность сигнала PHLDA# и оставляет его активным в двух случаях:

* в течение адресной фазы в начале PCI-цикла чтения/записи,

* сопровождая адресную фазу "LOCK"-цикла центрального процессора.

При включенном значении опции функции "Passive Release" и "Delayed Transaction" должны быть также включены.

Сигнал PHLDA# (PCI Hold Acknowledge) применяется, в частности, для управления работой "арбитра" PCI-шины. Тема арбитража будет рассмотрена отдельно.

IBC DEVSEL# Decoding

- (декодирование адреса устройства). Сигнал DEVSEL (Device Select) означает "выбор устройства". Эта опция позволяет установить тип декодирования, используемый IBC (ISA Bridge Controller) для определения выбранного устройства. Чем дольше длится цикл декодирования, тем выше шанс корректного декодирования команд. Для отбора представлены следующие значения: "Fast", "Medium" и "Slow" (по умолчанию).

LOCK Function

- поскольку в данной опции идет речь об использовании сигнала LOCK#, то отключение опции ("Disabled") приведет к отказу от применения режима "bus-master" в системе.

NA Delay

- данная опция позволяет регулировать задержку (в системных тактах) перед выдачей сигнала NA# (Next Address). Меньшее значение повышает скоростные характеристики системы, но... Возможные значения опции: "0T", "1T", "2T".

NA# Enable

- опция включения/отключения сигнала NA#. Установив "Enabled", мы включаем механизм конвейеризации, при котором чипсет сигнализирует центральному процессору о выдаче нового адреса памяти еще до того, как все данные, переданные в текущем цикле, будут обработаны. Следующий адрес (вместе со стробом EADS#) появится через два такта после NA#. Естественно, что включение такого режима повышает производительность системы.

То же содержание заключено в опциях " NA# Pin Assertion " и " Chipset NA# Asserted ".

NA# On Single Write Cycle

- возвращаясь к предыдущей опции, необходимо отметить, что центральный процессор может держать на внешней шине до нескольких незавершенных циклов. Данная опция позволяет "избавиться" от незавершенных циклов, вызванных неоптимальной частотой выдачи адресной информации и сбоями в конвейере. Включение данной опции фактически ведет к отказу от конвейеризации, что действительно может потребоваться при сбоях в системе.

Negate LOCK#

- (отрицание сигнала LOCK#). Напомним, что сигнал LOCK# (Bus Lock) - это сигнал монополизации управления шиной, сигнал блокировки доступа к шине других абонентов. При установке опции в "Enabled" ранее некэшируемые "locked" циклы будут исполняться как "незакрытые" циклы, и поэтому они могут быть кэшированы. Повышение производительности очевидно.

Single ALE Enable

- (pазpешение одиночного сигнала ALE). Немножко информации. Пин B28 на шине ISA - это сигнал BALE (Bus Adress Latch Enable - разрешение защелкивания адреса). Это сигнал стробирования адресных разрядов. Может использоваться устройствами ввода/вывода для заблаговременной подготовки к предстоящему обмену информацией. Эта линия становится активной всякий pаз пpи появлении на адресной шине информации. Стоит добавить, что этот сигнал использовался еще во времена 808x-х процессоров. Сигнал этот используется редко.

Устанавливая "Enabled", активизируем одиночный сигнал ALE вместо множественных сигналов-стробов во время ISA-циклов. В какой-то степени выбор параметра был привязан и к скорости системной шины, т.е. пропускной способности системы. Поэтому установка в "Enabled" могла привести к замедлению быстpодействия видеоканала. Эта функция всегда оставалась достаточно "темной" функцией "BIOS Setup". "Disabled" рекомендовано.

Опция может называться также " ALE During Bus Conversion " с возможными вариантами выбора: "Single" (одиночный) или "Multiple" (множественный). Естественно, что при потоковой работе ISA-шины (т.е. множественных циклов чтения/записи) предпочтительнее была бы установка опции в "Multiple". Но какой правильный выбор должен был сделать пользователь, всегда оставалось загадкой.

Некоторые чипсеты имели поддержку усовершенствованного режима, при котором выдача множественных сигналов ALE производилась во время одиночных циклов шины. Функция BIOS при этом называлась " Extended ALE ", а параметрами служили "Disabled" и "Enabled".

В наиболее "древних" версиях BIOS весь смысл сказанного выше был заключен в опции под названием " Quick Mode ".

Stop CPU when PCI Flush

- при установке опции в "Enabled" центральный процессор, получив по своей входной линии (FLUSH) активный сигнал низкого уровня FLUSH#, вынужден будет приостановиться до тех пор, пока PCI-шина не закончит передачу данных. Запрещение опции не позволит процессору входить в режим ожидания, что естественно более приемлемо для системы.

Опция может называться " Stop CPU When Flush Assert ".

 

CPU

 

Branch Target Buffer

просто редчайшая функция, скорее в смысле уникальности, а не частоты появления в различных версиях BIOS. О чем идет речь? BTB (Branch Target Buffer - буфер адресов перехода) - блок центрального процессора, отвечающий за динамическое предсказание переходов. При этом принимается во внимание, какие адреса переходов были выбраны ранее. Это важнейший узел современного процессора (см. специальную литературу).

Получается, что с помощью данной опции можно отказаться ("Disabled") от использования механизма предсказания переходов, ветвлений команд процессора или включить его ("Enabled"). Остается добавить, что включение опции повышает производительность системы.

CPU ADS# Delay 1T or Not

- опция установки задержки для сигнала ADS#. Несколько предваряющих слов. ADS# (Address Status) - строб адреса, вводимый инициатором обмена как индикатор действительности адреса. Сигнал действует на системной шине и может быть выходным как стороны процессора, так и со стороны чипсета.

Как правило, передача адреса и адресного строба не происходят одновременно. Хотя представленная опция указывает и на возможность отсутствия задержки. Фактически данная опция позволяет устанавливать время, в течение которого процессор (или чипсет, контроллер памяти) будет ждать от чипсета (процессора) сигнал статуса адреса данных, который определяет скорость отложенной записи на системной шине. Значение, устанавливаемое по умолчанию, менять нет необходимости. Однако при установке более скоростного процессора скорость можно и увеличить.

Вынесенная в заголовок опция имеет два значения: "1T", "No Delay".

А вот опция " Cyrix M2 ADS# delay " предложила стандартные "Enabled" и "Disabled". Опция " Latency from ADS# status " предложила числовые значения в тактах системной шины: "2T" (по умолчанию), "3T".

Необходимо понимать, что устанавливая "время задержки", мы тем самым определяем временные характеристики циклов записи. И с учетом того, что использование буфера отложенной записи ведет, как правило, к формированию небольших пакетов (двойными словами или в два DW). Поэтому установив значение "3T", мы получаем 5 системных тактов для каждого двойного слова.

CPU BIST Enable

- в некоторых чипсетах, начиная с 430-й серии, нашли применение специализированные BIST-регистры. Большой нагрузки они не несли. Если система (чипсет + процессор) поддерживает функцию встроенного самотестирования (Built-In Self Test), то BIST-регистр хранит в своих разрядах команды "Start BIST" или "Completion Code". Если "система" не поддерживает BIST-функции, то установка опции в "Enabled" не даст эффекта, а в соответствующих разрядах регистра будут установлены "0".

Встроенный и, что немаловажно, полноценный механизм самотестирования BIST был реализован в процессорах Pentium III. Он обеспечивал постоянный контроль над зависаниями и сбоями в микрокоде, больших программируемых логических матрицах, а также обеспечивал тестирование кэша команд (инструкций) и кэша данных, буферов TLB (Translation Lookaside Buffer - буфера страничной переадресации) и сегментов памяти ROM. В течение 10-30 мсек (время связано с внутренней частотой ядра процессора) внутренним тестированием охватывается около двух третей всех внутренних блоков процессора. Лишь только после завершения теста процессор переходит в рабочий режим, результаты же теста фиксируются в регистре EAX.

CPU Fast String

- (быстрые операции со строками). Разрешение этого параметра ("Enabled") позволяет использовать некоторые специфические особенности архитектуры семейства процессоров Pentium Pro (Pentium II, Deschutes и т.п.), в частности, возможность кэширования операций со строками. Надо только понимать, что и в самой пользовательской программе должны быть выполнены условия для включения этого механизма. Эти условия указаны в документации на любой процессор данного семейства. Параметр рекомендуется оставлять в состоянии "Разрешено".

CPU Line Read Multiple

- в данной опции речь идет о чтении процессором т.н. "full cache"-линии. Когда "cache"-линия заполнена данными, то их объем составляет 32 байта (восемь двойных слов). Поскольку линия "полная", система точно знает, как долго данные на линии будут считываться. Поэтому системе не требуется сигнал об окончании передачи данных, и система не будет находиться в ожидании такого сигнала, будучи свободной для решения других задач. Когда опция включена ("Enabled"), процессор сможет считывать данные одновременно с нескольких "full cache"-линий. По умолчанию - "Disabled".

Опция может называться " CPU Multiple Reads ".

Перечисленные ниже функции не содержат свойств множественности, но их размещение в данном месте более чем оправдано. Вот их наименования: " Allow Full Line Reads ", " Full Cache Line Reads ", " CPU Line Read ". Каждая из них через "Disabled" или "Enabled" запрещает или разрешает использование "полных" линий чтения.

Опция " CPU-to-PCI Read-Line " имеет значения "On" и "Off", но различия на этом не заканчиваются. Опция под таким наименованием была введена и оптимизирована для работы с процессорами Intel OverDrive. Поэтому повышение эффективности использования CPU может быть достигнуто только с указанными процессорами. В противном случае опция должна быть отключена.

CPU Read Multiple Prefetch

- опция включения/отключения режима множественной предвыборки. Смысл процесса предвыборки (prefetch) заключается в том, что процессор, выбирая нужную инструкцию (например, из PCI-шины или памяти), одновременно начинает читать следующую, тем самым инициируя следующий процесс. Этому "способствует" то, что чипсет может иметь четыре линии чтения. Множественная же предвыборка позволяет выполнять одновременно несколько операций выборки инструкций, что существенно повышает быстродействие системы.

Опция может называться и " CPU Multiple Read Prefetch ".

Если же речь не идет о "множественных" операциях, то опция может называться " CPU Line Read Prefetch ", " CPU Read Prefetch ".

I/O Space Access

- данная опция через "Enabled" разрешает доступ ко всему пространству адресов ввода/вывода. Редкий BIOS обходится без странных опций.

Linear Burst

- на материнских платах, предназначенных также для для использования семейства процессоров Cyrix 6x86/L/MX, обычно используется джампер для переключения между процессорами семейств "Pentium" и "AMD", с одной стороны, и "Cyrix", с другой. Этот джампер, как правило, носит название "CPU Burst Mode", что говорит об особенностях архитектуры данных процессоров. Естественно, что при установке "Cyrix"-процессоров в слот Socket 7 опция должна быть включена ("Enabled").

Опция может называться " Linear Burst (LINBRST) " или " M1 Linear Burst Mode ".

CPU Speed

 

Материал данного подраздела построен в соответствии со стандартными действиями пользователя: установка тактовой частоты системной шины + установка множителя (коэффициента перемножения) = установка внутренней частоты (частоты ядра) процессора. В большинстве современных версий BIOS опции установки частот системной шины, процессора вынесены, как правило, в отдельное меню, которое может называться, например, " CPU Frequency Control ".

Но вполне реальна и ситуация, когда для возможных пользовательских действий через BIOS предварительно необходимо переставить соответствующую перемычку на системной плате в положение типа "Configure".

CPU Host Clock Select

опция установки тактовой частоты системной шины. Если взять один из достаточно современных вариантов материнских плат, то можно выделить такой ряд значений (в МГц): 66, 75, 83, 100, 103, 112, 124, 133. В общем случае вариаций установки частоты может быть достаточно много. Особенно в этом плане выделяются материнские платы, буквально созданные для разгона (например, фирмы "ASUS"). И тогда без проблем можно "добраться" и до 166 МГц.

Опция может называться " CPU Bus Frequency " и предлагать такую подборку: "Auto", "66.8MHz", "68.5MHz", "75MHz", "83.3MHz", "100MHz", "103MHz", "112MHz". Значение "Auto" устанавливается по умолчанию и оно является рекомендованным.

Может быть предложен более "изощренный" вариант опции, связанный с тем, что модули памяти работают на частоте системной шины. Тогда опция может называться " Host/DRAM Frequency ", а значения будут следующими: "66 MHz", "100 MHz". Понятно, что в данном варианте речь идет о SDRAM-памяти и интеловском чипсете с двумя фиксированными значениями тактовой частоты, например, 440BX. Опция может называться " CPU Host Clock ".

Несколько нестандартной оказалась опция " CPU Clock/Spread Spectrum " (смотри раздел "Special"). Согласно опции устанавливается не только частота системной шины, но и разрешается/запрещается ("On"/"Off") включение механизмов понижения электромагнитной интерференции в системе. На выбор параметров влияет также и установка базовой перемычки тактовой частоты шины процессора: 66 или 100 МГц. В итоге для предустановленных 66 МГц имеем следующий набор значений: "Default", "66MHz/Off", "66MHz/On", "75MHz/Off", "83MHz/Off", "95MHz/Off". Если же предварительно установлено 100 МГц, то имеем такой внушительный ряд: "100MHz/Off", "100MHz/On", "112MHz/On", "117MHz/On", "124MHz/Off", "133MHz/Off", "133MHz/On", "138MHz/Off", "140MHz/On", "150MHz/Off".

Опция " CPU Operating Speed " через значение "User Define" дает возможность устанавливать частоту FSB (Front Side Bus) от 66 до 153 МГц. В противном случае можно однозначно выбрать одно из фиксированных соотношений частоты ядра CPU и частоты шины от "300/66" до "1G/133".

Непосредственно к рассматриваемой теме примыкают вопросы т.н. "разгона" процессоров. Эта проблема уже достаточна освещена в литературе, нет смысла на ней останавливаться. Со стороны же установок BIOS очень удобно, когда пользовательские действия адекватно воспринимаются и оцениваются. В этом плане меню " CPU Bus/PCI Freq " наиболее оптимально. Ведь превышение частоты PCI-шины свыше 37 МГц может повлечь за собой неисправность не только карт расширения, но и сбои жестких дисков.

CPU Ratio

- может принимать значения: 2, 2.5, 3, 3.5, 4, 4.5, 5, 5.5, 6, 6.5, 7, 7.5. Приведен практически весь возможный ряд коэффициентов умножения, который, как и сама опция, впрочем может отсутствовать вовсе, если коэффициент является фиксированным. Это довольно обычная ситуация, если речь идет об "интеловских" комплектующих. "Благоприятная" ситуация позволяет настраивать параметры работы CPU через BIOS, включая естественно нашумевший разгон процессоров.

Опция может называться " CPU Freq Ratio ", а ряд значений может иметь несколько непривычный вид: "1:2", "1:3", "1:4", "1:5", "1:6", "1:7", "1:8", "2:5", "2:7", "2:9", "2:11", "2:13", "2:15".

CPU Speed

- поскольку внутренняя частота процессора является результатом перемножения двух других параметров, то данная опция носит информационный характер. Результирующая частота процессора может быть представлена, например, в таком виде: 133 MHz (66 x 2).

Опция может называться " CPU Frequency (MHz) ".

Во многих случаях данная опция выносится наверх окна соответствующего меню (подменю) "BIOS Setup", хотя ее значение является результатом вычисления. Но в некоторых случаях пользователь может иметь доступ к параметрам данной опции. Опция "CPU Speed" может предложить значение "Manual", тогда активируются поля "CPU Ratio" и "CPU Host Clock" для индивидуальных установок. Но это конкретная реализация не только версии BIOS, но и системной платы, наверняка содержащей специальную перемычку для возможности ручных настроек.

В продолжение и дополнение вышесказанного необходимо выделить опцию " CPU Freq Select " со значениями "Hardware" и "Software", определяющими метод установки внутренней частоты процессора. Первое значение определяет использование соответствующих перемычек на системной плате, второе же предполагает применение настроек через "BIOS Setup".

Но также реальна ситуация с непосредственным выбором частоты процессора без каких-либо предварительных установок. Так опция "Processor Speed" предложила ряд значений ("233", "266", "300" и т.д.), а пользователь должен понимать, что имея фиксированные 66 МГц, он косвенно устанавливает множитель: 3.5, 4, 4.5 и т.д.

В дополнение к вышеизложенному еще кое-что интересное!

SEL 100/66# Signal

своим рождением этот сигнал ("100/66#") центрального процессора был обязан внедрению в материнские платы 100-мегагерцовой системной шины. Управление сигналом через установки BIOS приводит к тому, что линия, соответствующая этому сигналу, либо свободна ("high" - 100 мГц), либо заземлена ("low" - 66 мГц). Тем самым управление сигналом приводит к выбору частоты системной шины.

Позднее этот сигнал был переименован в "BSEL0#", а в паре с "BSEL1#" он стал принимать участие и в установке частоты шины в 133 мГц.

Turbo Mode (75 MHz)

- специальная опция "AMI BIOS", предназначавшаяся для работы процессора Pentium II на 75-мегагерцовой системной шине. При установке опции в "Disabled" устанавливалась стандартная частота шины - 66 МГц. Включение же опции допускалось при использовании высококачественных плат расширения, модулей памяти, что требовалось спецификацией "Intel" в отношении нестандартной частоты. В противном случае система может работать нестабильно.

Дополнительная информация о функциях чипсета и CPU содержится в опциях главы "PCI - Арбитраж, Bus-Master".

 

 

Memory

 

Memory Current

опция "Phoenix BIOS" с установкой тока нагрузки для модулей памяти. Значения параметра следующие:

"8mA" - модули памяти требуют тока нагрузки в 8 мА,

"12mA" - модули памяти требуют тока нагрузки в 12 мА. Установка "12mA" становится необходимой, если используются модули памяти большой емкости (64 МБ и более), которые содержат большое число чипов памяти.

 

ECC, Parity

 

Устройствам динамической памяти присущ один серьезный недостаток - вероятность ошибки считывания информации из ячейки. Для обнаружения ошибок памяти и их корректировки используются схемы проверки целостности данных. Существует 2 способа контроля - с помощью проверки бита четности и с помощью кода коррекции ошибок (ECC - Error Correction Code или Error Checking and Correction). Второй способ надежнее, хотя сравнивать эти методы можно с большой натяжкой.

Для пpовеpки ошибок памяти по четности (во время проведения POST, обычного режима работы) каждый байт информации должен иметь дополнительный девятый pазpяд, котоpый пpи каждом обpащении к ОЗУ по записи устанавливается таким обpазом, чтобы общее число единиц было нечетным. Пpи каждом обpащении по чтению пpовеpяется признак нечетности. Естественно, что поддерживающие проверку по нечетности модули памяти должны содержать дополнительный модуль для хранения этой дополнительной информации. Пpи обнаpужении ошибки возникает немаскиpуемое пpеpывание NMI, котоpое нельзя блокиpовать. Компьютер при этом пpекpащает pаботу, и на мониторе отобpажается сообщение об ошибке памяти, обычно в виде "PARITY ERROR AT 0AB5:00BE SYSTEM HALTED".

Недостаток такой схемы очевиден. Невозможно на основе такого метода контроля целостности исправлять обнаруженные ошибки. Метод же ECC, применяемый на высокоуровневых ПК, серверах, позволяет обнаруживать и исправлять двух-, трех- и даже четырехбитовые ошибки памяти. В отличие от метода по четности при реализации коррекции ошибок каждый бит входит более чем в одну контрольную сумму, что позволяет в случае возникновения ошибки в некотором бите восстановить адрес ошибки и исправить ее. Далеко не все чипсеты поддерживали и поддерживают коррекцию ошибок. К тому же с середины 90-х годов схемы обычного контроля четности применяются все реже. Надо отметить, что ECC не является панацеей от дефектной памяти и применяется для исправления случайных ошибок.

Контроль четности (или метод по модулю 2) существует уже давно. В военной цифровой технике передачи данных существуют более сложные методы, например, по модулю 15. Методы коррекции ошибок также имеют свою предысторию. В системах передачи данных (в частности, телемеханике) также давно применяются и коды Хэмминга, и циклические коды с образующим полиномом, и т.п.

SmartCorrect - технология автоматической коррекции ошибок, разработанная корпорацией "Distributed Processing Technology" (DPT), предназначена для защиты всей подсистемы массовой памяти. Благодаря платам памяти с системой автокоррекции ошибок, высокопроизводительные адаптеры фирмы DPT могут обнаруживать и устранять любые нарушения целостности данных, возникшие на уровне кэш-памяти адаптера или на участках прохождения данных.

CPU Level 2 Cache ECC Check

опция включения/отключения коррекции ошибок кэша второго уровня у процессоров архитектуры Pentium II и выше, которые поддерживают эту опцию. К примеру, процессоры Pentium II поддерживает коррекцию ошибок, начиная с частоты в 333 МГц. ECC-коррекция несомненно повышает надежность системы, но при этом ее работа, как правило, несколько замедляется. В некоторых процессорах допущены ошибки, и включение этого режима может привести к нестабильной работе системы. К тому же фактор надежности играет значительную роль только в сетевых средах. Естественно, что при отсутствии кэш-памяти второго уровня или ее блокировке данная опция будет также недоступна. Может принимать значения:

"Enabled" - разрешено,

"Disabled" - запрещено.

Чуть другие названия этой же опции: " CPU Level 2 ECC checking ", " CPU L2 Cache ECC Checking " и " L2 Cache ECC Support ".

"AMI BIOS" предлагает несколько иное наименование опции, но речь идет о том же кэше второго уровня - " Cache Bus ECC ". Еще одна опция - " ECC CPU Checking ".

Data Integrity (PAR/ECC)

- (целостность данных). Опция разрешения/запрещения контроля памяти на ошибки. Вид контроля устанавливается параметром " DRAM ECC/PARITY SELECT ". Может принимать значения:

"Enabled" - разрешено,

"Disabled" - запрещено.

DRAM Data Integrity Mode

- опция включения/отключения проверки целостности памяти. Включение опции позволит системе отслеживать и корректировать однобитные ошибки. Так же будут обна