Оптимизация функционирования

PCI-интерфейса и ISA-шины

 

8 Bit I/O Recovery Time

(время восстановления для 8-битных операций ввода/вывода). Параметр измеряется в системных тактах и определяет, какую задержку система будет устанавливать после выдачи запроса на чтение/запись устройства ввода/вывода до выдачи следующего аналогичного запроса. Т.е. речь идет о временной вставке задержки (интервала) между последовательными 8-битными операциями обращения к пространству ввода/вывода. Не совсем понятное "время восстановления" - это период гарантированной неактивности определенных сигналов ISA-шины. Еще в составе 8-битной ISA-шины (контакты B13 и B14 соответственно) были сигналы IOWR# (I/O Write) и IORD# (I/O Read), отвечающие за запись в порт и за чтение порта ввода/вывода. Уже понятно, что время восстановления - это управляемая пользователем пауза между повторяющимися упомянутыми сигналами.

Эта задержка необходима, так как цикл чтения/записи для устройств ввода/вывода существенно дольше, чем для памяти или других устройств. Тем более, что в данной опции речь идет об устройствах на ISA-шине, работающей значительно медленее шины PCI, или периферии, и для правильной обработки сигналов ввода/вывода требуется вставлять паузы между последовательными PCI-циклами. Значение этого параметра по умолчанию равно одному такту (иногда двум), и его следует увеличивать только в случае установки в компьютер какого-либо медленного 8-битного устройства. Может принимать значения от 1 до 8 тактов и "N/A" (Not Available). Если в системе ISA-устройство отсутствует, то необходимо установить "N/A". Оно же может оказаться оптимальным и для производительности системы.

16 Bit I/O Recovery Time

- (время восстановления для 16-битных операций ввода/вывода). Все сказанное выше верно и для 16-битных операций ввода/вывода на ISA-шине, с той лишь разницей, что диапазон возможных значений - от 1 до 4 тактов.

Ранее подобные функции носили названия: " 8-bit Recovery Delay ", " 8-bit Recovery Enable ", " 8-Bit Recovery Time ", и аналогично для 16 бит. Довольно разнообразны были и предлагаемые варианты параметров: 0 - 7 (SYSCLKs), 1 - 8, "3.5 SYSCLKs" и "Delay As Below" и еще один ряд - 3T, 4T, 5T, 8T. Для 16-битных устройств были возможны варианты: 1 - 4, "3.5 SYSCLKs" и "Delay As Below", а также 2T - 5T.

Ниже детально рассмотрена опция " I/O Recovery Time ", несколько устаревшая, но представляющая несомненный интерес.

16 Bit ISA I/O Command WS

данная опция используется для компенсации возможной разницы между скоростью работы системных устройств ПК и его периферии, и, как видно из наименования опции, речь идет о 16-битных операциях ввода/вывода. Подобная компенсация необходима, например, если в системе не выделено дополнительное время ожидания/ответа устройства. В таком случае система может решить, что какое-либо неуспевающее ответить устройство вообще не функционирует и перестанет давать запросы на ввод/вывод из этого устройства. Данную опцию необходимо отключать ("Disabled") для повышения быстродействия только в случае, когда все устройства в таком режиме нормально функционируют, в противном случае возможна потеря данных. Естественно отключение опции при отсутствии в системе ISA-карт расширения.

Опция может называться " ISA 16-bit I/O Wait States ". При этом появляется возможность установить количество тактов ожидания вручную: 0, 1, 2, 3.

16 Bit ISA Mem Command WS

- данная опция по назначению аналогична предыдущей, с той лишь разницей, что она позволяет нужным образом соотнести скорость работы памяти ISA-устройства с возможностью системы записывать/читать из этой памяти. Параметр может принимать значения:

"Enabled" - разрешено,

"Disabled" - запрещено.

Опция может называться " ISA 16-bit Mem Wait States ". При этом появляется возможность установить количество тактов ожидания вручную: 0, 1, 2, 3.

Опция может носить и более общий характер - " 16-bit Memory, I/O Wait State ". И поскольку абсолютно те же задачи необходимо решать для 8-битных операций ввода/вывода, то на это направлена опция " 8-bit Memory, I/O Wait State ". С помощью этих опций количество тактов ожидания также устанавливается вручную.

AT Cycle Wait State

- по прочтении предыдущих опций данная опция уже не представляет сложности. Вставка дополнительных тактов ожидания в AT-циклах может понадобиться при использовании старых ISA-карт, особенно если они соседствуют с более быстрыми картами расширения. Устаревшая опция.

Back to Back I/O Delay

- установка опции в "Enabled" ведет к вставке трех дополнительных AT-тактов в последовательные операции ввода/вывода. Устаревшая опция.

Bus Request when FIFO is

- о FIFO-буферах чуть ниже. А данная опция позволяет отслеживать степень заполненности такого буфера. Если шинный FIFO-буфер заполнен на n%, то шина вынуждена сигнализировать об этом. Сама опция несколько необычна, столь же нестандартны и ее значения: "75% Full", "50% Full".

Если не знать об изложенном, то о чем идет речь в следующей опции? Приведем "сухую" информацию. Опция " Early PCI Bus Request " имеет следующие значения: "Disabled", "2 Bytes Early", "4 Bytes Early", "6 Bytes Early". Уже не так страшно! В данной опции фиксируется остающееся свободное пространство буфера, т.е. устанавливается объем свободной памяти буфера, при достижении которой выдается "request" (запрос). Установка в "Disabled" снимает возможность посылки запроса.

Byte Merge Support

- при стандартных операциях чтения/записи данные, направляемые от центрального процессора к PCI-шине, могут удерживаться некоторое время в специализированном буфере и накапливаться там (аккумулироваться). Для применения такой буферизации данная опция должна быть включена ("Enabled"). Но речь в данном случае идет не просто о разрешении или выполнении каких-то действий, речь идет о механизме (алгоритме), который, кроме всего прочего, реализован также во многих операциях конвейеризации, например, "PCI Pipeline". Такой механизм называется "Byte merging", или, дословно, - "байт слияние".

Если взять, например, техническое описание материнской платы на базе чипсета i430HX, то среди перечисления возможностей данного продукта можно найти такие пункты:

- Write-Back Merging for PCI to DRAM Writes

- 8-QWord Deep Merging DRAM Write Buffer

Но сразу необходимо отметить, что не все чипсеты содержат в себе такие буфера "слияния". В более современных системах термин "merging" может отсутствовать вовсе, а речь может идти только о буферах "с отложенной записью", о предварительном "пакетировании", т.п.

Вернемся к механизму "слияния". В указанном выше буфере 8- или 16-битные данные "сливаются" до размеров двойного слова (dword - double word, или 32 бита). Возможности накапливать некий объем данных зависят от размеров такого буфера, размер которого может варьироваться. Далее чипсет направляет данные во внутренний буфер PCI-шины в наиболее благоприятный момент.

Ранее любое расширение возможностей для передачи потоковой информации предназначалось прежде всего для повышения производительности трансляции видеоданных. Но потребность в механизме "byte merging" несколько шире. Речь может идти и о "слиянии" последовательных адресов и их данных в одну "PCI-to-memory"-операцию. А в наименовании вынесенной выше опции как раз и содержится поддержка "byte merging" со стороны всей системы.

Возвращаясь к упомянутой "PCI-to-memory"-операции, необходимо отметить значительное повышение производительности с применением "byte merging" для "старых" программных продуктов, осуществлявших циклы записи в видеопамять в виде отдельных байтов. Но такая трансляция, естественно, не поддерживается всеми PCI-графическими картами. И, тем не менее, установка опции в "Enabled" допустима, если при этом не происходит ухудшения видеоряда.

Опция может носить множество различных наименований. " Byte Merging " (" Byte Merge ") предназначена для системной поддержки, " PCI Write-byte-Merge " (или " CPU to PCI Byte Merge ") - для поддержки буферизации в цепочке "процессор - шина PCI". Опция " Word Merge " предлагает нечто большее. Речь уже идет о слиянии в пакеты отдельных слов, но по прежнему о трансляции данных в кадровый буфер.

О системной поддержке говорит и опция " Linear Merge ". Но при ее включении "слиянию" могут быть подвергнуты только последовательные, т.н. "линейные" адреса процессора. Это физические адреса, начиная с нулевого и заканчивая максимально возможным для данного типа процессора. Данная опция учитывает особенности процессоров Cyrix, и в свое время была введена в BIOS для поддержки, например, процессоров Cyrix M1/M2.

Приведем названия еще некоторых опций: " PCI Byte Merging ", " Write Merging ", " PCI Single Write Merge ", " Pipelining With ByteMerge ", " Write Gathering ".

CPU Dynamic-Fast-Cycle

- опция, позволяющая ускорить доступ к ISA-шине. Когда центральный процессор инициирует новый шинный цикл, PCI-шина вынуждена исследовать "адресность" команд на предмет принадлежности информации одному из своих устройств. Если такая принадлежность не определена, инициируется ISA-шинный цикл. Когда опция включена ("Enabled"), доступ к шине ISA ускоряется за счет уменьшения задержек между выдачей процессором оригинальной команды и началом ISA-цикла. Процедурное "упрощение" осуществляется при этом на уровне "северного" моста чипсета. См. также выше опцию " Fast Decode Enable ".

CPU-to-PCI 6 DW FIFO

- опция включения/отключения специального буфера, позволяющего устройствам обращаться к PCI-шине и считывать до 6 двойных слов (Double Word). Работа с буфером построена по принципу "первым пришел - первым ушел" (First Input - First Output). Естественно, что буферизация передачи информации повышает быстродействие системы, но в таком виде эта опция встречается уже редко.

CPU-to-PCI Bridge Retry

- когда установлено значение "Enabled", контроллер мостовой схемы сможет, взяв на себя инициативу, повторить инициированные процессором циклы записи в PCI-шину. Но должны быть соблюдены определенные условия. При включенном значении опции функции " Passive Release " и " Delayed Transaction " должны быть также включены. При этом речь идет о т.н. "nonLOCK#" PCI-циклах. Что это такое?

LOCK# (Bus Lock) - это сигнал монополизации управления шиной. При активном состоянии сигнала во время транзакции блокируется доступ к шине других абонентов. Этот сигнал используется для захвата шины задатчиком, что является одним из процедурных моментов режима "bus-master". Этот сигнал является выходным для процессоров, активно используется на PCI-шине для установки, обслуживания и освобождения требуемого ресурса.

Теперь понятно, что "nonLOCK#" PCI-циклы не связаны с захватом шины PCI-устройством. В данном случае задатчиком является центральный процессор. Поэтому возможна ситуация, когда PCI-устройство не получило "своей" информации, и она "залежалась" в упоминавшемся выше буфере отложенной записи.

Опция может называться "Host-to-PCI Bridge Retry ", а для опции " CPU-to-PCI Bridge Retry " значениями могут быть также "No Retry" и "Retry First". Последнее также говорит о том, что чипсет без инициативы "свыше" сам может переслать задержанные данные в PCI-шину.

CPU to PCI Burst Memory Write

- включение данного режима позволяет компоновать (ассемблировать) последовательные циклы записи процессора в пакетные (burst) PCI-циклы записи. Иногда можно встретить в описаниях термин "интерпретация циклов чтения CPU шиной PCI". Это не совсем корректно, поскольку речь идет о предварительной буферизации данных.

В противном случае ("Disabled") каждый одиночный цикл записи в PCI-шину будет представлять собой связанную FRAME#-последовательность. Сам процесс формирования пакетов происходит во внутренних буферах PCI-шины с отложенной записью, и, что также немаловажно, без участия процессора. Таких буферов может быть четыре (чипсет Orion, например, содержит как раз 4 таких буфера). При включении ("Enabled") данный режим повышает производительность системы, однако возможны и проблемы, если в системе установлены нестандартные PCI-карты (прежде всего VGA) или устаревшие карты, не поддерживающие пакетный обмен данными.

Несколько слов о сути пакетного режима и повышении производительности. В обычном режиме на каждое считываемое или записываемое слово выдается отдельный адрес, в блочном режиме адрес выдается на весь пакет данных, затем без задержек непрерывно выполняется серия циклов чтения/записи, что и делает пакетный режим максимально эффективным.

Опция может носить множество названий: " CPU Burst Write Assembly ", " CPU/PCI Burst Mem. Write ", " CPU to PCI Burst Write ", " CPU-to-PCI Bursting ", " CPU-to-PCI Write Bursting ", " PCI Burst Write Combine ", " PCI Fast Back to Back Wr ", " CPU to PCI Read Burst ", " PCI Read/Write Burs ", " PCI Read/Write Burst ", " PCI Write Burst ", " PCI Write Burs ", " PCI Bursting ", " PCI Burst Write ", " PCI Burst ", " PCI Burst Write Combining ", " PCI Dynamic Bursting ", " Dynamic Bursting ", " Dynamic PCI Bursting ", " PCI Streaming ".

Из приведенного множества "похожих" опций несколько последних отчетливо говорят нам о пакетном режиме передачи данных на шине PCI, а это расширяет возможности пакетирования информации, в частности, при обмене данными между памятью и устройствами на шине PCI.

И еще одна опция. " PCI Burst Interrupting ". А значения ее "Allowed" и "Not Allowed". Столь необычные значения ("разрешить"-"не разрешить") по сути аналогичны блокировке режима пакетирования или его включению.

И напоследок еще одна и совсем необычная опция - " Max. Burstable Range ". Этой опцией устанавливается размер непрерывной памяти, адресуемой как единый пакет из PCI-шины, сопровождаемый при этом тем же сигналом FRAME# (pin A34). Параметр имеет два значения: "0.5Kb" и "1Kb".

CPU-to-PCI FIFO Cleaning

- включение данной опции ("Enabled") позволит принудительно очищать упомянутый выше буфер при нарушениях адресации данных, других сбоях. Устаревшая опция.

CPU-to-PCI IDE Posting

- включение данного режима позволяет оптимизировать циклы записи из CPU в интерфейс PCI IDE путем предварительной буферизации. Параметр рекомендуется устанавливать в состояние "Enabled". Может принимать значения:

"Enabled" - разрешено,

"Disabled" - запрещено.

Опция может носить название " CPU-to-IDE Posting ".

CPU to PCI POST/BURST

- данные, переданные от центрального процессора к PCI-шине, могут быть буферизированы (буферы PCI-шины с отложенной записью - "posted") и собраны в пакеты, или нет. Возможны следующие методы:

"POST/CON.BURST" - буферизация и стандартное пакетирование,

"POST/Agg.BURST" - буферизация и активное пакетирование,

"NONE/NONE" - буферизация и пакетирование не установлены,

"POST/NONE" - буферизация установлена, пакетирование нет.

CPU-to-PCI Read Buffer

- опция включения/отключения специального буфера, позволяющего устройствам обращаться к PCI-шине и считывать до 4-х двойных слов, не прерывая при этом работу процессора. Процессор может работать в это время над другой задачей, что повышает общую производительность. Эта опция должна быть включена обязательно. В отключенном же состоянии буфер не будет использоваться, и циклы чтения процессора не будут заканчиваться до тех пор, пока шина PCI не подаст сигнал о готовности получить данные.

CPU-to-PCI Write Buffer

- во включенном состоянии опции процессор сможет записывать по 4 слова за один такт в буфер записи шины PCI до завершения цикла PCI-шины, т.е. циклы записи в PCI-шину буферизируются, чтобы компенсировать разницу в скоростных характеристиках между CPU и PCI-шиной. Иногда можно встретить информацию, что такой внутренний буфер чипсета построен на микросхеме 82C586B. При установке параметра в "Disabled" циклы записи не буферизируются, и процессор будет находиться в ожидании после каждого цикла записи и до тех пор, пока шина PCI не сообщит процессору о своей готовности к приему данных.

Опция может называться также просто " CPU to PCI Buffer ". В этом случае речь идет уже об интегрированной функции с теми же параметрами: включен буфер/отключен буфер.

CPU-to-PCI Write Latency

- опция установки времени задержки перед операцией записи данных из процессора в шину (в тактах системной шины). Установка меньшего значения позволяет увеличить производительность, однако при этом возможно увеличение нестабильности работы системы. Тогда необходимо будет вернуться к большему значению. Возможный ряд значений: 1T, 2T, 3T.

Опция может называться также " Latency for CPU to PCI write ", " CPU-to-PCI Write Delay " или " CPU-to-PCI Write Waits ". Значения последней опции: "0T", "1T". И речь в ней идет о тактах ожидания. Но по смыслу (содержанию) добавить к ней хоть что-либо трудновато.

CPU-to-PCI Write Posting

содержание этой опции, естественно, окажется читателю уже знакомым. Но! В некоторых чипсетах, например, в том же наборе Orion, используются специальные внутренние буферы чтения/записи, которые используются для того, чтобы компенсировать разницу в скоростях процессора и шины PCI. Когда эта опция включена ("Enabled"), данные, записываемые из процессора в шину, будут вначале буферизироваться (до 4 двойных слов) и записываться тогда, когда процессор будет освобождаться от другой задачи. В отключенном же состоянии ("Disabled" - по умолчанию) циклы записи буферизироваться не будут, и процессору придется все время ожидать окончания предыдущего цикла записи перед началом нового, т.е. пока не закончится обработка запроса в PCI- шину. Такой режим, конечно же, снижает производительность.

Опция может носить множество названий: " CPU-to-PCI Posting ", " CPU-to-PCI Write Post ", "CPU to PCI post memory write", " CPU/PCI Post Mem. Write ", " PCI Posted Write Buffer ", " PCI Post Write ", " CPU-to-PCI Post Writes ". Последняя опция может также предложить вариант с установкой времени задержки: "3T", "4T". Такие же значения предлагает и опция " PCI Post Write Timing ".

Еще конкретнее на временные характеристики указывает опция " CPU/PCI Post Write Delay ".

В завершение обзора опция " PPro to PCI Write Posting ". Ничего особенного в использовании процессора Pentium Pro нет, только желательно данную опцию запретить, если речь идет о серверной системе.

Delayed Transaction

- (задержанная транзакция на PCI). Присутствие этого параметра в BIOS означает, что на материнской плате есть встроенный 32-битный буфер с задержанной (иногда говорят, отложенной) записью для поддержки удлиненного цикла обмена на PCI-шине. Если этот параметр разрешен, то доступ к шине PCI разрешен во время доступа к 8-разрядным устройствам на шине ISA. Это существенно увеличивает производительность системы, так как цикл такого обращения на ISA-шине занимает 50-60 тактов шины PCI. Если компьютер укомплектован материнской платой, не поддерживающей спецификацию PCI 2.1, этот параметр следует запретить, поскольку данная опция включает режим совместимости со спецификацией PCI версии 2.1 с одновременным включением в "северном" мосте упомянутого выше специального буфера. Отключение опции может потребоваться и при использовании какой-нибудь старой PCI-карты, не поддерживающей спецификации PCI 2.1. Может принимать значения:

"Enabled" - разрешено,

"Disabled" - запрещено.

Опция может называться также " PCI Delayed Transaction ", " PCI Delay Transaction ", " Delayed Transaction Optimization " или " Delayed Transaction Timer " с теми же значениями ("включено"/"отключено").

Опция может называться и " PIIX4 Delayed Transaction " (т.е. с указанием наименования "моста"), но ее включение также требует поддержки спецификации шины PCI 2.1.

Очень похожа на предыдущие, но только по названию, опция " ICH Delayed Transaction ". Она "пришла" к нам из чипсетов Intel 810 и более поздних. В этих чипсетах отсутствует привычное большинству наличие конструктивных компонент, "северного" и "южного" мостов, присутствует новая шина. Но если абстрагироваться, то некоторая структурная похожесть все же есть! Процессор через шину соединяется с Graphics Memory Controller Hub. Последний с помощью интерфейса Accelerated Hub подключается к Integrated Controller Hub (ICH). К последнему подключается PCI-шина и вся возможная периферия. Что же мы видим? Привычное место PCI-шины заняла ускоренная шина с 66 МГц, сама же PCI-шина заняла место "ушедшей в прошлое" ISA-шины. Теперь уже для Accelerated Hub, ICH и периферийных каналов надо решать вопросы не только совместной работы, но и производительной работы. Тем более, что такие устройства как клавиатура, мышь, порты, все дисководы подсоединяются к интегрированному контроллеру через высокопроизводительную кэш-память. Остается установить "Enabled".