Простые циклы обмена по магистрали

Простые циклы не используют механизм пакетной передачи данных, т.е. за один такой цикл обращения к магистрали между МП и памятью или портом ввода/вывода передается одно слово. МП управляет работой шины синхронно с входной тактовой частотой. Элементарным интервалом времени при реализации протоколов обмена является такт магистрали, равный одному периоду синхросигнала. Каждый цикл шины содержит несколько тактов.

Протокол обмена по магистрали предполагает выполнение определенной последовательности действий:

1) адресация памяти или порта ввода/вывода;

2) коммутация направления передачи (задание операции обмена – чтение или запись);

3) передача данных (выполнение операции обмена);

4) фиксация данных.

В стандартном цикле магистрали для реализации каждого из приведенных выше действий отводится по одному такту, т.е. стандартный цикл магистрали содержит четыре обязательных такта T1 – T4.

Рассмотрим процесс считывания/записи в память. Схема соединения памяти с магистралью приведена на рис. 9.

В начале цикла чтения памяти (рис. 10) МП по адресной шине передает адрес, по которому происходит выборка ячейки в памяти, и указанная ячейка памяти подключается к линиям X_n-1, … X₀. В первой половине такта T2 сигнал MEMRD переходит на низкий уровень, а во второй половине такта T4 он возвращается на высокий уровень. Низким уровнем этого сигнала открывается тристабильный вентиль B_R и линии X_n-1, … X₀ соединяются с линиями D_n-1, … D₀ шины данных. При этом вентиль B_w закрыт. С момента передачи адреса по адресной шине в память до выдачи содержимого указанной ячейки памяти требуется определенное время, которое называют временем обращения к памяти. Во время считывания микропроцессором данные на шине данных (выходе памяти) должны поддерживаться в неизменном состоянии. Выполнение этого требования обеспечивается за счет наличия в цикле магистрали такта T3: к концу этого такта содержимое указанной ячейки памяти должно находиться на шине данных. По заднему фронту положительного импульса такта T4 содержимое шины данных заносится в МП (данные считываются МП и фиксируются во внутреннем регистре).

Рис. 9 - Схема соединения памяти с магистралью

 

В начале цикла записи в память (рис. 10) МП передает адрес. С первой половины такта T2 до окончания такта T4 МП осуществляет вывод записываемых данных на линии D_n-1,…,D₀ шины данных. Низким уровнем сигнала MEMRW открывается тристабильный вентиль B_w, линии D_n-1,…,D₀ соединяются с линиями X_n-1,…,X₀ и начинается процесс записи в выбранную ячейку памяти. Для записи информации в память также требуется некоторое время, в течение которого происходит изменение состояния запоминающих элементов, ячейки памяти. Поэтому в течение времени, пока сигнал MEMRW имеет низкий уровень, данные на входе памяти должны поддерживаться в неизменном состоянии. Для этого служит такт T3. Когда уровень сигнала MEMRW на такте T4 становится высоким, содержимое линий X_n-1,…,X₀ фиксируется в ячейке памяти, указанной адресом.

Рис. 10 – Диаграмма циклов чтения/записи

Рассмотрим процесс ввода/вывода данных. Схема соединения портов ввода/вывода с магистралью приведена на рис. 11.

Каждый порт ввода представляет собой ряд тристабильных вентилей, при открывании которых данные, поступающие в этот порт передаются на линии D_n-1,…,D₀ шины данных, откуда уже считываются МП.

Порт вывода представляет собой регистр, работа которого заключается в следующем. МП выводит данные на линии D_n-1,…,D₀ шины данных. Эти данные стробирующим сигналом C заносятся в регистр, который обеспечивает их сохранность до записи новых данных.

Для выбора портов ввода/вывода используется дешифратор. Младшими k битами адресной шины можно осуществлять выбор 2^k портов ввода или вывода. Временная диаграмма работы в циклах ввода/вывода данных аналогична временной диаграмме в циклах чтения/записи в память. Различие состоит в том, что вместо сигналов MEMRD и MEMWR МП выдает сигналы IORD и IOWR.

Временные диаграммы работы шины в системе с тремя управляющими сигналами приведены на рис. 12 (на рисунке не показана шина данных). Обратите внимание, что сигнал MEM/IO формируется в начале цикла одновременно с адресом и поддерживается неизменным в течение всего цикла магистрали. Аналогично формируется сигнал RD/WR, так как направление передачи остается неизменным в течение всего цикла шины. Управляющие сигналы RD и WR стробируют выполнение операций чтение и запись и вырабатываются аналогично сигналам MEMRD (IORD) и MEMWR (IOWR) соответственно. Стробирующий сигнал STRB определяет время выполнения операции чтение или запись и формируется так же, как и сигналы MEMRD, MEMWR, IORD или IOWR

Рис. 11 – Схема соединения портов ввода/вывода с магистралью

Рис. 12 – Временные диаграммы работы шины в системе с тремя управляющими сигналами

 

В описанной выше стандартной временной диаграмме работы магистрали временные соотношения в циклах чтения/записи полностью задаются МП. В этом случае память и порты ввода/вывода должны постоянно находиться в рабочем (готовом) состоянии, что не всегда возможно. Для медленных устройств система должна позволять произвольно увеличивать длительность циклов шины. Для этого из памяти или из портов ввода/вывода передаются управляющие сигналы, задающие время окончания цикла (подтверждающие окончание цикла) (рис. 13). Как правило, для этой цели используется сигнал READY (ГОТОВНОСТЬ), но могут также использоваться сигналы WAIT (ОЖИДАНИЕ) и TRANSFERACKNOWLEDGE (ПОДТВЕРЖДЕНИЕ ПЕРЕДАЧИ).

Временная диаграмма работы шины с применением сигнала готовности READY приведена на рис. 14. МП по заднему фронту положительного импульса такта T3 (момент времени 1) анализирует состояние сигнала READY. Если данный сигнал имеет высокий уровень, цикл дополняется еще одним тактом (ожидания) TW. По заднему фронту положительного импульса такта TW (момент времени 2) опять анализируется состояние сигнала READY. Если уровень этого сигнала низкий, новые дополнительные такты не вводятся, а следующий такт T4 является последним тактом цикла. Если сигнал READY, анализируемый в такте TW, имеет высокий уровень, цикл дополняется новыми тактами. Таким образом, длительность цикла можно изменять в зависимости от готовности памяти или порта ввода/вывода. Разумеется, в памяти или интерфейсе периферийного устройства должна быть схема, формирующая сигнал READY.

Рис. 13 – МП с применением сигнала готовности READY

Рис. 14 – Временная диаграмма работы шины с применением сигнала готовности READY