Схемна реалізація логічних операцій

Зсуваючий регістр має такі ж вхідні і вихідні схеми, як і регістри прийому і видачі інформації, але вихід i -го розряду з’єднаний з настановними входами сусіднього розряду ліворуч для реалізації зсуву вліво, або сусіднього розряду праворуч для реалізації зсуву вправо. Тригери зсуваючих регістрів повинні бути складними з проміжним внутрішнім запам’ятовуванням. Якщо в зсуваючому регістрі використовуються прості тригери, наприклад RS-тригери, то необхідно використовувати ще один додатковий регістр для проміжного запам’ятовування слова в процесі зсуву. Фактично це призводить до того, що кожний розряд регістра буде складатись з двох тригерів (рис. 6.6).

 

 

Рис. 6.6. Схема розрядів зсуваючого вліво регістра на RS-тригерах.

 

На рис. 6.7 показані схеми зсуваючих регістрів, побудованих на інтегральних JK-тригерах.

Тут використовується один JK-тригер на кожний розряд зсуваючого регістра, так як інтегральний JK-тригер уявляє собою каскадне з’єднання двох однотактних тригерів з автоматичною передачею інформації від вхідного тригера до вихідного. З’єднав входи J і K JK-тригера i -го розряду з виходами Q і `Q JK-тригера (i+1)–го розряду відповідно (рис. 6.7-а), отримаємо послідовність JK-тригерів, кожний з яких виконує функції D-тригера. Зсув здійснюється вправо.

Схема реверсивного зсуваючого регістра на JK-тригерах показана на рис. 6.7-б. Схема функціонує під дією пари сигналів, що надходять по шині Зсув і по одній із шин керування реверсом (Дозвіл зсуву вправо / Дозвіл зсуву вліво), і має ту особливість, що передача інформації, що зсувається на сусідній тригер, здійснюється не парафазним кодом, а по одній лінії зв’язку. Одночасна подача одиничних сигналів на шини Дозвіл зсуву вправо і Дозвіл зсуву вліво заборонена, так як в цьому випадку інформація в регістрі під дією сигналу Зсув буде зіпсована. При нульових сигналах на цих шинах сигнал Зсув здійснить погашення регістра (встановить 0 на всіх тригерах регістру).

Зсуваючий регістр можна використовувати не тільки для зсуву коду, але і для перетворення паралельного коду, прийнятого в регістр, в послідовний. Для цього достатньо прийнятий код зсувати до тих пір, поки він не буде висунутий з регістру. Вихід з крайнього розряду використовується як вихідна шина послідовного коду. Зсуваючий регістр може виконувати також функцію перетворення послідовного коду в паралельний.

Рис. 6.7. Зсуваючі регістри на інтегральних JK-тригерах:

а) – однонаправлений зсуваючий регістр; б) – реверсивний зсуваючий регістр.

Реалізація порозрядних операцій в регістрах. Звичайно, операція видачі коду з регістра об’єднується з операцією прийому цього коду на інший регістр. В процесі передачі інформації з регістра на регістр можлива змістовна переробкакодів слів. В залежності від організації схем клапанів обміну інформацією між регістрами можуть бути здійснені такі операції:

· перепис коду із регістра в регістр;

· логічне додавання двох слів;

· логічне множення двох слів;

· порозрядне додавання двох слів (додавання за модулем 2).

Операція видачі коду з регістра була вже розглянута. Розглянемо виконання в регістрах інших операцій. Нехай два слова X і Y розміщені в регістрах RG1 і RG2 відповідно, а результат операції повинен бути утворений в регістрі RG2.

Значення результатів логічного додавання, логічного множення і додавання за mod 2 в кожному з розрядів регістра утворюються згідно таблиці 12.

Таблиця 12. Таблиця утворення результатів порозрядних операцій.

x i	y i	Q i = x i Ú y i	x i	y i	Q i = x i Ù y i	x i	y i	Q i = x i Å y i

На рис. 6.8 наведена схема для реалізації виконання операцій порозрядного додавання і множення.

В Рг1 записаний код числа x ₁, x ₂, …, x _n. Код іншого числа y ₁, y ₂, …, y _n зберігається в Рг2. Код числа x ₁, x ₂, …, x _n може бути переданий в Рг2 через систему логічних елементів І₁ або І₂. При збудженні шини передачі сигналом ЛД (логічне додавання) через схеми І₁ на входи S тригерів регістра Рг2 пройдуть сигнали, що відповідають станам 1 тригерів регістра Рг1. Отже, стан 1 тригерів регістра Рг1 переноситься при передачі в тригери регістра Рг2 і об’єднується в кожному тригері регістра Рг2 з їх станами 1, що були встановлені кодом y ₁, y ₂, …, y _n. Це і відповідає виконанню операції порозрядного додавання кодів відповідно таблиці 12.

При збудженні шини передачі сигналом ЛМ (логічне множення) через систему логічних схем І₂ в регістр Рг2 на входи 0 тригерів будуть передані сигнали, що відповідають стану інверсних виходів тригерів регістра Рг1. В цьому випадку станеться скидання всіх тригерів регістра Рг2, крім тих, стан 1 яких співпадає з станом 1 тригерів регістра Рг1. Отже, виконання вказаної передачі сигналів призводить до виконанню операції порозрядного логічного множення у відповідності до таблиці 12.

Схема регістра, в якому виконується операція порозрядного додавання за mod 2 наведена на рис. 6.9. Нехай в регістр на тригерах з лічильними входами записаний код числа x ₁, x ₂, …, x _n. По сигналу прийому коду Пр через систему схем І на лічильні входи тригерів в кожному розряді можна передати сигнали 1 коду числа y ₁, y ₂, …, y _n. Проходячи на лічильний вхід, сигнали 1 призведуть до перекидання всіх тригерів, які попередньо сигналами коду x ₁, x ₂, …, x _n були встановлені в стан 1 і 0, і в регістрі утвориться код числа Q ₁ Q ₂ … Q _n-1 Q _n як результат порозрядного додавання за mod 2.

Відзначимо, що в МП-системах регістри можуть бути представлені як окремими інтегральними схемами, так і входити як складові в структуру великих інтегральних схем, наприклад, ВІС мікропроцесора, ВІС інтерфейсу та інш.

Вхідні і вихідні кола тригерів регістрів в залежності від функціонального призначення регістра в МП-системі можуть містити як елементи, що дозволяють виконувати тільки окремі зазначені вище операції, так і елементи, що забезпечують виконання багатьох операцій. Прикладом такого універсального регістра може бути регістр А (акумулятор) в ВІС мікропроцесора КР580ИК80А.