Лист 16 Операционные усилители (Аналоговые ИС)

Операционными усилителями называют усилители постоянного тока, предназначенные для выполнения различного рода операций над аналоговыми сигналами при работе в схемах с отрицательной обратной связью. Операционный усилитель (ОУ) имеет два входа и один выход (на рис. 5-14). Входы называются «инвертирующий» и «неинвертирующий». Инвертирующий вход обозначается кружком или знаком минус. Название его говорит о том, что выходной сигнал противофазен сигналу, поданному на этот вход.

Структурная схема операционного усилителя показана на рис. 1. На входе используется дифференциальный усилитель (ДУ), который усиливает разностные (диф., противофазные) сигналы и подавляет синфазные (рис.3). Для достижения более высокого значения коэффициента подавления ДУ делают исключительно по интегральной технологии, т.е. все элементы в едином технологическом процессе, т.к. параметры резисторов и транзисторов, входящих в плечи должны совпадать. Он обеспечивает высокое входное сопротивление у ОУ. Схема сдвига уровней (рис.4) широко используется в ОУ для обеспечения нулевого постоянного напряжения в нагрузке при отсутствии входного сигнала. (чтобы не накапливалась постоянная составляющая от каскада к каскаду). Выходной каскад представляет собой эмиттерный повторитель, охваченный неглубокой положительной обратной связью, компенсирующей ослабление сигнала схемой сдвига потенциала (рис.2). Обеспечивает низкое выходное сопротивление ОУ, малый уровень искажений, широкий динамический диапазон, высокую нагрузочную способность.

Параметры операционного усилителя позволяют построить на его основе множество схем, выполняющих различные операции.

Инвертирующий усилитель (рис. 7) осуществляет усиление аналоговых сигналов с поворотом фазы на 180⁰. Коэффициент усиления определяется внешними резисторами R и R ₁ (формула 30). Если на его вход подать аналоговый сигнал, например, 21, то на выходе –усиленный в К раз сигнал -22.

Неинвертирующий усилитель (рис. 8) осуществляет усиление электрических сигналов без инверсии фазы. Сигнал подается на неинвертирующий вход, а напряжение обратной связи на инвертирующий. Коэффициент усиления по напряжению определяется также сопротивлением внешних резисторов и формулой 25. На входе 21, на выходе -21.

Вычитающее устройство показано на рис. 14. Здесь выходное напряжение пропорционально разности входных (формула 26).

Сумматор неинвертирующий изображен на рис. 12. Выходное напряжение пропорционально сумме входных напряжений (формула 27), а коэффициент усиления зависит от сопротивлений внешних резисторов (ф.28).

Инвертирующему сумматору будут соответствовать рисунок 13 и формула 29.

Интегрирующий усилитель (интегратор) получают, включая в цепь обратной связи конденсатор (рис. 5). Выходное напряжение пропорционально интегралу входного (формула 24). Применяют для генерирования линейно изменяющегося напряжения (на входе15, на выходе 16, на входе 21, на выходе 19 и т.д.)

Дифференциатор (рис.6). Выходное напряжение пропорционально производной входного (формула 23). Если на вход подать синусоидальное напряжение (рис.21), то на выходе наблюдается косинусоидальное напряжение, дополнительно сдвинутое по фазе относительно входного на 180⁰ (рис.20). Если на вход 16-на выходе 15, на входе 18, на выходе 17).

Фильтр нижних частот пропускает постоянные сигналы и низкочастотные ( рис. 11). Полосовой фильтр показанна рис. 10. Он пропускает сигналы в определенной полосе частот, в отличие от режекторного (заграждающего) фильтра, который наоборот, пропускает сигналы во всей полосе частот, кроме некоторой определенной.

Повторитель напряжения на рис.9. Он имеет К_U=1 и передает сигнал неизменным.

Лист 17 Логические элементы цифровых ИС

Цифровыми интегральными схемами (ЦИС) называют микросхемы, работающие с цифровыми сигналами. Обычно используется двоичный код, т.е. сигнал может принимать одно из двух значений, условно называемых «0» и «1». Мы будем рассматривать положительную логику, т.е. считать, что логическому нулю соответствует низкий, а логической единице – высокий уровень напряжения. Их можно определить по передаточной характеристике, которая показывает зависимость выходного напряжения от входного (рис.29). Кроме логических уровней (буквой М обозн.) и (буква S) по ней можно определить параметры 30-34: уровни напряжения помех, способные вызвать ложное переключение из состояния логической единицы в состояние нуля и наоборот (33 (точки В и А на рис.29), и 34 (точки D и С), и перепад логического сигнала (ф.30 м/у точками S и M). Цифровые микросхемы также характеризуются параметрами: среднее время задержки распространения (рис. 36), средняя потребляемая мощность (рис. 35) и работа по переключению (рис. 37).Они характеризуют быстродействие, экономичность и качество микросхемы.

ЛЭ классифицируют, прежде всего, по выполняемым функциям. Различные логические выражения могут принимать одно из двух значений: «истинно» или «ложно». Для обозначения истинности или ложности используют символы 1 и 0. Все возможные логические функции любого числа логических переменных можно образовать с помощью трех операций: логического отрицания (инверсии, операции НЕ, рис.8,16, 15), логического сложения (дизъюнкции, операции ИЛИ, рис.6, 11 и 20) и логического умножения (конъюнкции, операции И рис. 7,19, 12).

Операция НЕ (инверсия) состоит в том, что входная переменная принимает на выходе инверсное значение. Суть логической операции удобно представлять в виде таблицы истинности (рис. 16), в которой X – входная величина, Y – выходная. В виде формулы операция НЕ записывается как показано на рис. 15. Верхняя черта здесь обозначает отрицание и читается как «Y равно не X». Логический элемент НЕ имеет только один вход и один выход и обозначается так, как показано на рис. 8.

Наибольшее распространение получили элементы И–НЕ и ИЛИ–НЕ. Операции ИЛИ–НЕ и И–НЕ являются логически полными: имея набор только элементов И–НЕ либо ИЛИ–НЕ, можно выполнить любую логическую операцию.

ОперацияИЛИ–НЕ – рис. 9, 13, 17 Операция И–НЕ – рис. 10, 14, 18.

 

Схемотехника интегральных логических элементов

Схема РТЛ (резистивно-транзисторная логика) – рис. 24.Если на входах Х1=Х2=0, транзисторы закрыты, на выходе высокий уровень Y=1.Открытие одного из транзисторов понизит потенциал на выходе.

Схема ДТЛ (диодно-транзисторной логики) показана на рис. 23. Если на оба входа подан высокий положительный потенциал (X ₁ = X ₂ = 1), то входные диоды (D1, D2) будут закрыты, ток от плюса источника питания потечет через D₃ и D₄ в базу npn-транзистора. Транзистор переходит в режим насыщения; при этом напряжение коллектора уменьшается до величины остаточного напряжения, т.е. Y = 0.

Если хотя бы на одном входе низкий уровень (например, X ₁ = 0), то входной диод D1 открыт и ток течет от плюса источника в цепь предыдущего элемента (коллектор предшествующей схемы). Поскольку напряжение на открытом диоде падает В, на базе транзистора с учетом диодов D₃ и D₄ будет отрицательный потенциал. Транзистор закрыт, напряжение коллектора почти равно напряжению питания Е, т.е. Y = 1. Таким образом, схема ДТЛ выполняет логическую операцию И–НЕ. Размах логического сигнала и практически не зависит от нагрузки, т.к. ток нагрузки втекает в коллектор через диоды последующей схемы. Нагрузочная способность ДТЛ n =10, время задержки нс. Недостаток – много диодов, которые занимают большую площадь на подложке.

ТТЛ (транзисторно-транзистор­ная логика). Схема ТТЛ со сложным инвертором показана на рис.22.

Принцип схож с ДТЛ, в качестве входных диодов используются эмиттерные переходы многоэмиттерного транзистора Т1(при Х1=Х2=0 они включены прямо и открыты), а роль диода смещения выполняет коллекторный переход (Х1=Х2=0 он закрыт, вместе с Т2 и Т4). Многоэмиттерный транзистор занимает гораздо меньшую площадь, чем соответствующее количество диодов в схеме ДТЛ. Нагрузочная способность n > 10, время задержки нс. При Х1=Х2=0 Т3 открыт, на выходе высокий уровень напряжения (1). В случае Х1=Х2=1, Эмиттерные переходы МЭТ закрываются, открывается коллекторный переход МЭТ и транзисторы Т2 и Т4. Ток через R2 будет протекать через открывшиеся транзисторы Т2 и Т4, поэтому Т3 останется закрытым. Высокое напряжение =Е установится на коллекторе Т3, но т.к. он закрыт, то на выходе (эмиттерном переходе Т3) установится низкий потенциал Y=0.

Эмиттерно–связанная логика (ЭСЛ). Принципиальная схема показана на рис.21. Схема с 2-мя выходами, выполняющими различные логические операции. При подаче Х1=Х2=0 транзисторы Т1 и Т2 закрыты, поэтому высокий уровень напряжения прикладывается к Т4 и он открывается, поэтому на выходе Y1 формируется высокий уровень напряжения. Если один из транзисторов Т1 и Т2 откроется, то Т4 останется закрытым и на выходе Y1 будет низкий потенциал. Транзистор Т₃ совместно с любым из входных транзисторов образуют переключатель тока. Схема переключателя тока аналогична схеме дифференциального усилителя, но на базу Т₃ подано постоянное напряжение смещения , при котором Т₃ открыт и находится в активном режиме, если на базе Т₁ и Т₂ низкое напряжение. Если же напряжение на базе входного транзистора немного (на 0,1...0,15 В) выше или ниже Еб, весь ток переключается соответственно в Т₁ (Т₂) и они открываются, а напряжение на базе Т₃ понижается и он закрывается. Напряжение от ИП прикладывается к транзистору Т5, он открывается и на выходе Y2 формируется высокий уровень потенциала. Эмиттерные повторители на транзисторах Т₄ и Т₅ обеспечивают согласование входных и выходных уровней последующего и предыдущего логических элементов. Схемы ЭСЛ обеспечивают малое время задержки нс. Как видно из схемы, на одном из выходов выполняется логическая операция ИЛИ, а на другом – ИЛИ–НЕ.

Логические элементы на МДП-транзисторах

Ключ на МДП–транзисторах можно выполнить с резистивной нагрузкой (как R ₃ в схеме 24), но технологически целесообразнее применять так называемую динамическую нагрузку - Т ₃ в схемах 25 и 26.

При последовательном соединении нескольких активных транзисторов получим логический элемент И–НЕ (рис. 26). Параллельное соединение активных транзисторов позволяет выполнить логическую операцию ИЛИ–НЕ (рис. 25). Наиболее часто используют логические схемы на МДП–транзисторах с индуцированным n- каналом. Т3 открыт и играет роль резистора.

В ИМС на КМДП(КМОП)-транзисторах (рис. 27 и 28)(комплементарных МДП –тр.) на каждый вход используется пара транзисторов с различной проводимостью канала, при этом затворы p-канального и n-канального транзисторов соединяются вместе. Особенность схем КМДП – весьма малая потребляемая мощность – является большим достоинством по сравнению с ранее рассмотренными логическими элементами.

Для выполнения операции И–НЕ используется схема рис. 28, в которой несколько нижних n- канальных транзисторов соединяются последовательно, а такое же число верхних р- канальных – параллельно. Открытие даже одного из них обеспечит на выходе высокий уровень напряжения.

Элемент ИЛИ–НЕ получается при параллельном соединении нижних и последовательном верхних транзисторов (рис. 27). В этом можно убедиться, рассматривая все возможные комбинации входных логических сигналов.

Лист 18 Комбинационные устройства

(рис.5) имеют m>=1 входов и n>=1выходов, выходная функция однозначно определяется сочетанием входных сигналов в данный момент времени. Их входы объединены в функциональные группы и не являются полностью взаимозаменяемыми. Например, любые два входа логического элемента И-НЕ совершенно спокойно можно поменять местами, от этого выходной сигнал никак не изменится, а для комбинационных микросхем это невозможно, так как у каждого входа — своя особая функция.

Дешифраторы и шифраторы. Дешифратор преобразует входной двоичный код в номер выходного сигнала (дешифрирует код), а шифратор преобразует номер входного сигнала в выходной двоичный код (шифрует номер входного сигнала). Количество выходных сигналов дешифратора и входных сигналов шифратора равно количеству возможных состояний двоичного кода (входного кода у дешифратора и выходного кода у шифратора), то есть 2^А, где А — разрядность двоичного кода. Микросхемы дешифраторов обозначаются на схемах буквами DC (от английского Decoder рис.3), а микросхемы шифраторов — CD (от английского Coder рис.1). В стандартные серии входят дешифраторы на 4 выхода (2 разряда входного кода таблица истинности на рис.4), на 8 выходов (3 разряда входного кода, рис.3) и на 16 выходов (4 разряда входного кода). Они обозначаются соответственно как 2–4, 3–8, 4–16. Различаются микросхемы дешифраторов входами управления (разрешения/запрета выходных сигналов), а также типом выхода: 2С (с двумя состояниями) или ОК (с открытым коллектором). Выходные сигналы всех дешифраторов инверсные. Входы, на которые поступает входной код, называют часто адресными входами. Шифраторы используются гораздо реже, чем дешифраторы. Это связано с более специфической областью их применения. Инверсный вход разрешения –ЕI, выход признака прихода любого входного сигнала –GS, а также выход переноса –EO, позволяющий объединять несколько шифраторов для увеличения разрядности. Инверсия выходного кода приводит к тому, что при приходе нулевого входного сигнала на выходе формируется не нулевой код, а код 111, то есть 7. Точно так же при приходе, например, третьего входного сигнала на выходе образуется код 100, то есть 4, а при приходе пятого выходного сигнала — код 010, то есть 2. Наличие у шифраторов входов EI и EO позволяет увеличивать количество входов и разрядов шифратора, правда, с помощью дополнительных элементов на выходе.

Мультиплексоры (Multiplexer) предназначены для поочередной передачи на один выход одного из нескольких входных сигналов, то есть для их мультиплексирования. Количество мультиплексируемых входов называется количеством каналов мультиплексор а, а количество выходов называется числом разрядов мультиплексора. Например, 2-канальный 4-разрядный мультиплексор имеет 4 выхода, на каждый из которых может передаваться один из двух входных сигналов. Управление работой мультиплексора (выбор номера канала) осуществляется с помощью входного кода адреса (входы А,В,С, рис.7).. Мультиплексоры бывают с выходом 2С и с выходом 3С (3 состояниями). Выходы мультиплексоров бывают прямыми и инверсными. Выход 3С позволяет объединять выходы мультиплексоров с выходами других микросхем, а также получать двунаправленные и мультиплексированные линии. Некоторые микросхемы мультиплексоров имеют вход разрешения/запрета G, который при запрете устанавливает прямой выход в нулевой уровень.

Компараторы кодов (Comparator) применяются для сравнения двух входных кодов и выдачи на выходы сигналов о результатах этого сравнения (о равенстве или неравенстве кодов). На схемах компараторы кодов обозначаются двумя символами равенства: "= =". Код типа микросхемы компаратора кода в отечественных сериях — СП. Если используется одиночная микросхема, то для ее правильной работы достаточно подать единицу на вход A = B, а состояния входов A<B и A>B не важны, на них можно подать как нуль, так и единицу. Назначение выходов понятно из их названия, а полярность выходных сигналов положительная (активный уровень — единица). Если микросхемы компараторов кодов каскадируются (об­ъе­ди­ня­ют­ся) для увеличения числа разрядов сравниваемых кодов, то надо выходные сигналы микросхемы, обрабатывающей младшие разряды кода, подать на одноименные входы микросхемы, обрабатывающей старшие разряды код. Одно из основных применений компараторов кодов состоит в селектировании входных кодов. В этом случае достаточно иметь информацию только о совпадении кодов на входах компаратора, а не о соотношении их величин. Интересующий нас код (эталонный) подается на один вход компаратора, а изменяющийся код (входной) — на другой вход. Используется только выход равенства кодов А = В.

Сумматоры (Adder) рис.10 предназначены для суммирования двух входных двоичных кодов, то есть выходной код будет равен арифметической сумме двух входных кодов. Например, если один входной код - 7 (0111), а второй - 5 (0101), то суммарный код на выходе будет 12 (1100). Сумма двух двоичных чисел с числом разрядов N может иметь число разрядов (N + 1). Например, при суммировании чисел 13 (1101) и 6 (0110) получается число 19 (10011). Поэтому количество выходов сумматора на единицу больше количества разрядов входных кодов. Этот дополнительный (старший) разряд называется выходом переноса Р3. На схемах сумматоры обозначаются буквами SM. В отечественных сериях код, обозначающий микросхему сумматора- ИМ. Сумматоры бывают одноразрядные (для суммирования двух одноразрядных чисел), 2-х разрядные (суммируют 2-х разрядные числа) и 4-х разрядные (суммируют 4-х разрядные числа). Помимо выходных разрядов суммы и выхода переноса, сумматоры имеют вход расширения (другое название - вход переноса) Р0 для объединения нескольких сумматоров с целью увеличения разрядности. Если на этот вход приходит единица, то выходная сумма увеличивается на единицу, если же приходит нуль, то выходная сумма не увеличивается. Если используется одна микросхема сумматора, то на ее вход расширения необходимо подать нуль.

Лист 19 Классификация триггеров

Триггеры относятся к последовательностным цифровым устройствам, выходные сигналы которых определяются не только комбинацией входных сигналов, но и предыдущим состоянием, т.е. обладают памятью. Способ переключения состояния позволяет выделить ПЦУ: асинхронные (например, рис.1) (нетактируемые), в которых переключение происходит непосредственно при поступлении информационных сигналов, синхронные (рис.5,9,16,20) (тактируемые), в которых запись информации осуществляется только при подаче синхронизирующего сигнала С (clock). Синхронные могут быть статическими, они управляются уровнями потенциалов или динамическими, которые реагируют на фронты синхроимпульсов (на перепады уровней).

По функциональным возможностям различают: триггеры с раздельной установкой нуля и единицы (RS -триггеры) - рис. 1, 5; триггеры задержки (D -триггеры) - рис. 9; триггеры со счётным входом (Т -триггеры) - рис.20; универсальные триггеры (JK -триггеры) - рис. 16.

RS -триггеры

Условное обозначение асинхронного RS- триггера показано на рис. 1. Вход S (set) – вход установки триггера в состояние единицы. Вход R (reset) – вход установки в состояние логического нуля. Триггер имеет два выхода – прямой и инверсный . Принцип работы соответствует выражению и таблице истинности, представленных на рис. 3. Им соответствуют временные диаграммы, представленные на рис.2. и обозначены последующее и предыдущее состояния триггера. Комбинация S=R =1 является запрещенной, так как приводит к неопределенности: триггер может случайно принимать любое из двух состояний.

RS-триггер можно построить на двух элементах ИЛИ–НЕ, соединяя их, как показано на рис.4. Когда S=1, а R=0, триггер устанавливается в состояние логической 1, когда S=R=0 триггер сохраняет предыдущее состояние, а при R=1, триггер устанавливается в состояние логического 0.

Синхронный RST-триггер можно построить как на элементах И-НЕ (рис. 8)., так и на ИЛИ-НЕ. Буквой «C» обозначен вход тактирующих импульсов. Состояние на выходе определяется формулой и таблицей истинности, представленными на рис.7, им соответствуют диаграммы 6. Когда S=1, триггер устанавливается в состояние логической 1 по приходу синхроимпульса, когда S=R=0 триггер сохраняет предыдущее состояние, а при R=1, по приходу синхроимпульса триггер устанавливается в состояние логического 0.

 

Триггер со счётным входом (Т –триггер)

Т- триггер является двухтактовым и состоит из двух RST -триггеров и одного инвертора – рис. 20. Состояние на выходе определяется формулой и таблицей на рис.21. Схема представлена на рис.23. Из схемы видно, что он состоит из 2 RST-триггеров. Первый триггер (ведущий) подготовлен к срабатыванию, но не сработает до тех пор, пока . При приходе тактового импульса , но . Ведущий триггер срабатывает (меняет своё состояние), но ведомый (второй) сохраняет своё состояние до окончания тактового импульса и срабатывает по окончании тактового импульса. В результате Т -триггер срабатывает от каждого приходящего импульса, в момент его окончания, т.е. реагирует на задний фронт каждого входного импульса. Т -триггер используется для счета числа импульсов – рис.22. Он делит частоту повторения импульсов на два, поэтому цепочка Т -триггеров является основой для реализации делителей частоты повторения импульсов и счетчиков импульсов. Две буквы ТТ в УГО -означают, что он двухтактный (срабатывает по заднему фронту).

Триггер задержки (D -триггер)

Анализ работы схемы D -триггера (рис. 9, 10, 11, 12) показывает, что сигнал на выходе повторяет сигнал на информационном входе D, но с задержкой до прихода синхроимпульса. Название D -триггера – от английского «delay» (задержка).

Универсальный JK -триггер

Структурная схема представлена на рис. 19, УГО на рис.16.. Двухтактный, т.е. срабатывает по заднему фронту синхроимпульса. Принцип работы JK -триггера соответствует формуле и таблице, представленным на рис.18, осциллограммам 17.

При С =0 триггер не реагирует на сигналы по входам J и K и сохраняет предыдущее состояние. При С =1 триггер работает как RS- триггер, т.е. при J=1, а К=0 триггер срабатывает в 1, при К=1, J=0 срабатывает в состояние 0. В отличие RS не имеет запрещенного состояния: при С=J=K =1 происходит переключение, т.е. триггер меняет своё состояние на противоположное (инвертирует). JK- триггер является универсальным. Он может использоваться в качестве RS- триггера, D- триггера, Т- триггера при соответствующем включении.

Триггер Шмитта

Триггер Шмитта (рис. 13) можно построить на двух инверторах (рис. 15). В отличие от ранее рассмотренных триггеров триггер Шмитта не обладает памятью. Триггер Шмитта используется для формирования прямоугольных импульсов из напряжения любой формы, как показано на рис. 14.

Распространенными типичными последовательностными устройствами являются также счетчики, регистры и генераторы заданных последовательностей импульсов. Обычно их проектируют на базе типовых триггеров.

Лист 20. Последовательностные цифровые устройства (рис.1).

К ним относятся триггеры, регистры, счетчики и пр. Rегистры (рис.2) представляют собой несколько D-триггеров (обычно от 4 до 16), соединенных между собой тем или иным способом. На схемах регистры обозначаются буквами RG. В отечественных сериях ИМС RG соответствуют буквы ИР. В параллельных RG (рис.5,7,8,11) каждый из триггеров имеет свой независимый информационный вход (D) и свой независимый информационный выход. В сдвиговых RG (рис.13) все триггеры соединены в последовательную цепочку (выход каждого предыдущего триггера соединен со входом D следующего триггера). Тактовые входы всех триггеров (С) объединены между собой. В результате такой RG может рассматриваться как линия задержки, входной сигнал которой последовательно перезаписывается из триггера в триггер по фронту тактового сигнала С. Параллельные RG, в свою очередь, делятся на 2 группы: срабатывающие по фронту управляющего сигнала С (или тактируемые) и, срабатывающие по уровню управляющего сигнала С (или стробируемые).

Принцип действия RG, срабатывающих по фронту тактового сигнала, не отличается от принципа действия D-триггера. По полож. фронту тактового сигнала С каждый из выходов RG устанавливается в тот уровень, который был в этот момент на соответств. данному выходу входе D, и сохраняется таковым до прихода следующего полож. фронта сигнала С. Т. е. если триггер запоминает один сигнал (один двоичный разряд, один бит), то RG запоминает сразу несколько (4, 6, 8, 16) сигналов (несколько разрядов, битов). Память RGа сохраняется до момента выключения питания схемы. Типы параллельных RGов, срабатывающих по фронту отличающихся количеством разрядов, наличием или отсутствием инверсных выходов, наличием или отсутствием входа сброса (–R) или разрешения записи (–WE), а также типом выходных каскадов (2С или 3С) и, соответственно, наличием или отсутствием входа разрешения –EZ приведены на рис. 7,8,11. Таблицы истинности RGов отличаются от таблицы истинности D-триггеров только в случае наличия у RGа дополнительных управляющих входов разрешения записи –WE и разрешения выхода –EZ. В качестве примеров в таблице 9 приведена таблица истинности RGа ИР27, а в 12 - RGа ИР22. По переходу тактового сигнала С из 0 в 1 (полож. фронт) оба RGа записывают в себя вх. информацию. Все RGы, имеющие выход с 3 состояниями, обеспечивают повышенную нагрузочную способность. Временные ограничения, накладываемые на входные сигналы для триггеров и регистров: не должна быть слишком малой длительность сигнала С, а также не должна быть слишком малой задержка между установлением сигнала D и приходом положительного фронта сигнала С, иначе работа RGа может быть нестабильной или даже неправильной. На рис.10 а временная диаграмма работы RGа для хранения кода. Код на входе RGа может изменяться произвольным образом, но в тот момент, когда этот код принимает необходимое значение, на вход С триггера подается синхросигнал (строб), который записывает код в RG. Этот код будет храниться в RGе до прихода следующего строба. Параллельные RGы, срабатывающие по уровню стробирующего сигнала (рис.11)(их еще называют, RGы-защелки, английское "Latch"), можно рассматривать как гибрид между буфером и RGом. Когда сигнал на С= 1, такой RG пропускает через себя вх. информационные сигналы, а когда С=0, RG переходит в режим хранения последнего из пропущенных значений входных сигналов. На рис.11 показан 8-разрядный RG ИР22, имеющий выходы с 3 состояниями (и соответственно, вход разрешения всех выходов –EZ), всеми восемью разрядами управляет один стробирующий сигнал С. При С=1 RG работает как буфер-повторитель, а при С=0 - хранит ту информацию, которая была на входе в момент отрицательного фронта сигнала С. Выходы у RGа ИР22 - только прямые. Как и все RGы с 3 состояниями выхода, ИР22 имеет повышенную нагрузочную способность. Таблица истинности RGа ИР22 –табл.12. Основное применение RGа, срабатывающего по уровню стробирующего сигнала, состоит в запоминании на какое-то заданное время входного кода, причем в остальное время выходной код RGа должен повторять входной. Стробирующий сигнал С в этом случае должен быть отрицательным на все время запоминания, и запоминаться будет входной код RGа в момент отрицательного (переднего) фронта сигнала С. Подобная функция бывает, например, необходима при построении устройств сопряжения для компьютеров. RG, по сути, продлевает во времени необходимое значение входного кода, в остальное время работая как повторитель (рис.10 б). RGы сдвига или сдвиговые RGы (англ. shift register) представляют собой последовательно соединенную цепочку триггеров (рис.13). Основной режим их работы - это сдвиг разрядов кода, записанного в эти триггеры, Код, хранящийся в RGе, с каждым тактом сдвигается на один разряд в сторону старших разрядов или в сторону младших разрядов. Сдвиг бывает двух видов: вправо (основной режим, который есть у всех сдвиговых RGов) и влево (этот режим есть только у некоторых, реверсивных сдвиговых RGов). Названия отражают внутреннюю структуру RGов сдвига (рис.5) и перезапись сигналов последовательно по цепочке триггеров. При этом триггеры нумеруются слева направо, например, от 0 до 7 (или от 1 до 8). В результате сдвиг информации RGом вправо представляет собой сдвиг в сторону разрядов, имеющих большие номера, а сдвиг информации RGом влево - это сдвиг в сторону разрядов, имеющих меньшие номера. Поэтому сдвиг двоичного числа вправо будет сдвигом в сторону младших разрядов, а сдвиг влево - сдвигом в сторону старших разрядов. Об этом надо помнить разработчику цифровой аппаратуры.

В стандартные серии ЦИС входит несколько типов сдвиговых RGов, отличающихся возможными режимами работы, режимами записи, чтения и сдвига, а также типом выходных каскадов (2С или 3С). Большинство RGов сдвига имеет восемь разрядов. RG на рис.3 - наиболее простой из RGов сдвига. Он представляет собой 8-разрядную линию задержки, т.е. имеет только один инф.вход, на который подается последовательная сдвигаемая информация, и 8 параллельных выходов. Сдвиг в сторону выходов со старшими номерами осуществляется по переднему фронту тактового сигнала С. RG на рис.4 преобразует входную параллельную информацию в выходную последовательную. Запись входного кода в RG производится по нулевому сигналу на входе -WR. Сдвиг осуществляется по положительному фронту на тактовом входе С. Имеется вход расширения DR, сигнал с которого в режиме сдвига перезаписывается в младший разряд сдвигового RGа. RG ИР13 (рис. 5) имеет как восемь входов для параллельной записи, так и соответствующие им восемь выходов параллельной информации. Сдвиг осуществляется по положительному фронту тактового сигнала С, причем сдвиг возможен как в сторону старших разрядов (вправо), так и в сторону младших разрядов (влево) –реверсивный (RG). Для наращивания разрядности у RGа ИР13 имеются последовательные информационные входы DR и DL, сигналы с которых вдвигаются, соответственно, в младший и в старший разряды. Предусмотрен сброс всех выходов RGа в 0 по нулевому сигналу на входе –R. Режим работы RGа ИР13 определяется двумя управляющими входами SR и SL. При SR=1 и SL=0 по фронту сигнала С происходит сдвиг в сторону старших разрядов. При SR=0 и SL=1 по фронту сигнала С происходит сдвиг в сторону младших разрядов. При обоих 1 сигналах на входах SR и SL по фронту сигнала С происходит параллельная загрузка информации в RG.

Счетчики

Счетчики (рис.15) представляют собой более высокий, чем регистры, уровень сложности ЦИМС, имеющих внутреннюю память. В основе любого счетчика те же триггеры, которые образуют и регистры, но в счетчиках триггеры соединены более сложными связями, в результате чего их функции - сложнее, и на их основе можно строить более сложные устройства, чем на регистрах. Внутренняя память счетчиков - оперативная, то есть ее содержимое сохраняется только до тех пор, пока включено питание схемы. С приходом каждого нового входного импульса двоичный код на выходе счетчика увеличивается (или уменьшается) на единицу. Количество комбинаций выходных сигналов, снимаемых с выходов всех триггеров, а соответственно и максимальное число подсчитанных импульсов N оценивается формулой 16, где m-количество последовательно включенных триггеров (число разрядов счетчика). Максимальное число, которое может счетчик подсчитать называется или коэффициентом ( модулем) счета. При подаче на вход непрерывной последовательности импульсов с частотой f_вх на его выходе будем иметь последовательность, имеющую частоту f_вых (формула 17). Такие счетчики выполняют функцию деления частоты (рис.21 и 22). Меткой счетчиков служат буквы СТ, после которых указывают цифру, характеризующую модуль счета (2-двоичные (рис.18-21),10-десятичные). Срабатывать счетчик может по отрицательному фронту(рис.18,21) входного (тактового) сигнала или по положительному фронту(рис.19,20). Каждый выход счетчика представляет собой разряд двоичного кода, причем разряд, переключающийся чаще других (по каждому входному импульсу), будет младшим, а разряд, переключающийся реже других, - старшим. Счетчик может работать на увеличение выходного кода по каждому входному импульсу; это основной режим, имеющийся во всех счетчиках, он называется режимом прямого счета. Счетчик может также работать на уменьшение выходного кода по каждому входному импульсу; это режим обратного или инверсного счета, предусмотренный в счетчиках, называемых реверсивными (рис.23 вычитающий счетчик с последовательным переносом; JK-триггеры работают в режиме Т-триггера). 4-разрядный двоично-десятичный счетчик в режиме прямого счета будет считать от 0 (код 0000) до 9 (код 1001), а затем снова от 0 до 9. А 8-разрядный двоично-десятичный счетчик