Вопрос №20. Принцип гибкого распределения памяти в пэвм. Понятие адресного пространства центрального процессора.

 

Адресное пространство—это характеристика ЦП ЭВМ, число адресов, которое ЦП может передать на шину адреса. Адресное пространство можно посчитать по формуле: 2ⁿ, где n—это количество линий в шине адреса.

Всё адресное пространство процессора делится на 4 части: адреса 0000-BFFF (48кБ) выделены для обращения к ОП, которая используется для хранения программ и данных.

С000-С7FF (2кБ), с помощью адресов из этой области процессор управляет работой ПЭВМ.

С800-СFFF(2кБ) отводятся для обращения к ПЗУ, расположенных на модулях расширения.

D000-FFFF(12кБ) отводятся для обращения к ПЗУ, в котором хранится программа загрузки

 

 

Назначение УРП (устройство распределения памяти) заключается в расширении шины адресов до 17 разрядов. С целью обеспечения доступа ЦП к любой части ОЗУ. Такая организация достигается следующим образом: всё адресное пространство делится на 8 сегментов по 8кБ адресов в каждом. ОП ёмкостью 128кБ делится на 16 «банков» памяти по 8кБ в каждом. Непосредственно на ОП выведены 13 младших разрядов ША (А₁₂–А₀), которые обеспечивают адресацию 8кБ ячеек ОП. 3 старших разряда ША (А₁₅–А₁₃) определяют номер сегмента, поступают в УРП, на выходе которого формируется код номера «банка».

 

 

 

 

Пусть процессор последовательно выполняет две команды:

1. запись C10A (1100000100001010)

2. запись 1021 (0001000000100001)

1. Старшие четыре разряда адреса((1100)₂=(С)₁₆) идут на микросхему D14. Активным становится выход С микросхемы. Сигнал С поступает на дешифратор D52, на адресные входы которого поступают разряды А₈-А₁₁ первой команды (0001). Активным становится выход С1 микросхемы D52. Сигнал С1 поступает на вход W/R (запись/чтение) микросхемы D21. Так как на вход W/R поступает активный уровень сигнала, микросхема D21 работает в режиме записи. Сигнал С через инвертор поступает на вход V мультиплексора D11. Так как сигнал на входе V пассивный, на адресные входы поступают разряды А₄-А₇ (0000). На адресные входы D21 поступает информация с выходов D11, таким образом, для записи активируется нулевая ячейка микросхемы памяти D21. На входы данных D21 поступают четыре младших разряда адресной части команды((1010)₂=(А)₁₆). Таким образом, в нулевую ячейку D21 было записано число А.

2. Старшие четыре разряда второй команды(0001) поступают на D14. Активным становится выход «Вкл. ОЗУ», т.е. начнёт обращаться к ОЗУ. Сигнал С­­–пассивный. Он поступает на D52. Сигнал С—синхронизирующий для микросхемы, поэтому сигнал C1 на выходе микросхемы также будет пассивен. Он поступает на вход W/R микросхемы D21, и микросхема начинает работать в режиме чтения. Сигнал С через инвертор поступает на вход V D21. На адресные входы D11 поступают три старших разряда адреса (000) и сигнал РП, который всегда низкий. На адресные входы D21 с выходов D11 поступает адрес (0000), т.е. адрес нулевой ячейки микросхемы памяти. Микросхема работает в режиме чтения, на адресные входы поступает адрес нулевой ячейки микросхемы памяти, на выходе микросхемы появляется код числа А(1010), который указывает номер банка оперативной памяти, в который следует обратиться процессору.

 

Вопрос №21. Операционный блок для сложения и вычитания двоичных чисел с фиксированной точкой. Назначение узлов и блоков. Алгоритм выполнения операций сложения и вычитания.

Модель АЛУ с максимальным количеством регистров для сложения и вычитания.

Рг Х, Рг У—регистры операндов (Х и У);

БРг У—буферный регистр У, используется для хранения обратного кода числа У при вычитании;

SM—сумматор, совершает операции сложения;

Рг Z—регистр результата(Z);

Тг П—триггер переполнения, используется, если результат больше операндов на разряд.

 

При сложении операнды поступают из ОЗУ в регистры операндов (Рг Х и Рг У). Затем операнды поступают в сумматор, складываются, и результат поступает в регистр результата (Рг Z). Если результат получился на разряд больше операндов, то триггер переполнения переходит в единичное состояние.

При вычитании операнды поступают из ОЗУ в регистры операндов. Затем вычитаемое из регистра У переходит в буферный регистр У в обратном коде. Затем операнды поступают в сумматор, происходит сложение и происходит подсуммирование 1 в младший разряд сумматора (+1 SM). Таким образом операция логического вычитания Z=X-Y сводится к изменению знака вычитаемого и операции логического сложения Z=X+(-Y).