Плис Altera flex10ka и сапр Quartus II

Общие слова про разные ПЛИС должны быть в разделе 2!!

Наиболее подходящей микросхемой ПЛИС является продукт компании ALTERA FLEX10KA так как у отечественного производителя имеется ее полный аналог. Так же, данная микросхема имеет 10 000 логических вентилей, что позволяет включить все программные модули в одну ПЛИС, но не имеется отладочных плат на данной микросхеме. Для выполнения этой задачи используется отладочная плата DEO Nano Cyclone 4. Такое допущение возможно благодаря гибкой системе проектирования ПЛИС при переходе с данного устройства на FLEX10KA будут требоваться минимальные изменения программного кода (только переназначение портов, пересоздание проекта под заданную ПЛИС и т.п.).

Разберем устройство ПЛИС ALTERA FLEX10KA и основные части пакета разработки САПР Quartus II.

Рис. 8 ПЛИС DEO Nano Altera Cyclone IV

Рис.9 Архитектура ПЛИС FLEX10KA

 

В основе архитектуры ПЛИС FLEX10KA лежат логические блоки (ЛБ), содержащие 8 ЛЭ и локальную матрицу соединений.

Глобальная матрица соединений разделена на строки и столбцы, имеет непрерывную структуру (Fast Track Interconnect). Посередине строки располагаются встроенные блоки памяти (EAB). Кроме того, имеются глобальные цепи управления, синхронизации и управления вводом-выводом.

Встроенный блок памяти (ВБП) (рис. 10) представляет собой ОЗУ емкостью 2048 (4096) бит и состоит из локальной матрицы соединений, собственно модуля памяти, синхронных буферных регистров, а также программируемых мультиплексоров.

Сигналы на вход ЛМС ВБП поступают со строки ГМС. Тактовые и управляющие сигналы поступают с глобальной шины управляющих сигналов.

Выход ВБП может быть подключен как к строке, так и к столбцу ГМС.

Рис.10 Встроенный блок памяти

 

Наличие синхронных буферных регистров и программируемых мультиплексоров позволяет конфигурировать ВБП как ЗУ с организацией 256 х 8, 512х4, 1024х2, 2048х1.

Наличие ВБП дает возможность табличной реализации таких элементов устройств ЦОС, как перемножители, АЛУ, сумматоры и т.п., имеющих быстродействие до 100 МГц (при самых благоприятных условиях, реально быстродействие арифметических устройств, реализованных на базе ВБП составляет 10 – 50 МГц).

Все ПЛИС семейства FLEX10K совместимы по уровням с шиной PCI, имеют возможность как последовательной, так и параллельной загрузки, полностью поддерживают стандарт JTAG.

Программирование в системе (In-system programmability, ISP) относится к тем плис, которые позволяют произвести программирование непосредственно в составе системы без использования программатора, на смонтированной плате, причем программирование ПЛИС или конфигурационного ПЗУ может производиться многократно. Реконфигурирование в схеме (In-circuit reconfigurability, ISR) позволяет произвести перезагрузку данных в ПЛИС, построенной по SRAM технологии "на лету", то есть без выключения питания системы. Свойства ISP и ISR характерны для практически всех современных ПЛИС, выпускаемыми ведущими фирмами – производителями.

Микросхемы CPLD программируются в системе через стандартный четырехконтактный JTAG интерфейс. Программное обеспечение создает конфигурационную последовательность, которая загружается в ПЛИС с помощью специализированного загрузочного кабеля (ByteBlaster для устройств фирмы Altera). Кроме того, для программирования таких ПЛИС можно использовать стандартный JTAG тестер или простой интерфейс, эмулирующий последовательность команд JTAG. Для разработки используется САПР Quartus II.

Система Quartus II разработана фирмой Altera и обеспечивает многоплатформенную архитектурно независимую среду создания дизайна, легко приспосабливаемую для конкретных требований пользователя. Так же, она имеет средства удобного ввода дизайна, быстрого прогона и непосредственного программирования устройств.

Quartus II предлагает полный спектр возможностей логического дизайна: разнообразные средства описания проекта для создания проектов с иерархической структурой, мощный логический синтез, компиляцию с заданными временными параметрами, разделение на части, функциональное и временное тестирование (симуляцию), тестирование нескольких связанных устройств, анализ временных параметров системы, автоматическую локализацию ошибок, а также программирование и верификацию устройств. В данной системе можно как читать, так и записывать файлы на языке AHDL и файлы трассировки в формате EDIF, файлы на языках описания аппаратуры Verilog HDL и VHDL а также схемные файлы OrCAD.

Для ввода описания проекта (Design Entry) возможно описание проекта в виде файла на языке описания аппаратуры, созданного либо во внешнем редакторе, либо в текстовом редакторе «Text Editor», в виде схемы электрической принципиальной с помощью графического редактора Graphic Editor, в виде временной диаграммы, созданной в сигнальном редакторе Waveform Editor. Для удобства работы со сложными иерархическими проектами каждому поддизайну может быть сопоставлен символ, редактирование которого производится с помощью графического редактора Symbol Editor. Размещение узлов по ЛБ и выводам ПЛИС выполняют с помощью поуровневого планировщика Floorplan Editor.

Верификация проекта (Project verification) выполняется с помощью симулятора (simulator), результаты работы которого удобно просмотреть в сигнальном редакторе Waveform Editor, в нем же создаются тестовые воздействия.

Компиляция проекта, включая извлечение списка соединений (Netlist Extractor), построение базы данных проекта (Data Base Builder), логический синтез (logic synthesis), извлечение временных, функциональных параметров проекта (SNF Extractor), разбиение на части (Partioner), трассировка (Fitter) и формирование файла программирования или загрузки (Assembler) выполняются с помощью компилятора системы (Compiler)/

Непосредственно программирование или загрузка конфигурации устройств с использованием соответствующего аппаратного обеспечения выполняется с использованием модуля программатора (Programmer).

Многие характерные черты и команды – такие как открытие файлов, ввод назначений устройств, выводов и логических элементов, компиляция текущего проекта – похожи для многих приложений системы Quartus II. Редакторы для разработки проекта (графический, текстовый и сигнальный) имеют много общего со вспомогательными редакторами (поуровневого планирования и символьный). Каждый редактор разработки проекта позволяет выполнять похожие задачи (например, поиск сигнала или символа) похожим способом. Можно легко комбинировать разные типы файлов проекта в иерархическом проекте, выбирая для каждого функционального блока тот формат описания проекта, который больше подходит. Поставляемая фирмой Altera большая библиотека мега- и макрофункций, в том числе функции из библиотеки параметризованных моделей (LPM), обеспечивает широкие возможности ввода дизайна.

Основой системы Quartus II является компилятор, обеспечивающий мощные средства обработки проекта, при этом можно задавать нужные режимы работы компилятора. Автоматическая локализация ошибки, выдача сообщения и обширная документация об ошибках ускоряют и облегчают проведение изменений в дизайне. Можно создавать выходные файлы в разных форматах для разных целей, таких как работа функций, временных параметров и связи нескольких устройств; анализа временных параметров; программирования устройства.

На рисунке 11 приведен пример программы написанной с помощью

визуального модуля пакета Quartus II.

 

Рис. 11 Визуализация программного кода

 

Данный вид программирования необходим при создании больших программ. Каждое отдельное устройство описывается как один модуль, а после они соединяются в конечный проект. Каждый отдельный модуль описывается программным языком VHDL, Verilog VHDL или также является схемой из логических модулей.