Программируемые делители частоты



Мы поможем в написании ваших работ!


Мы поможем в написании ваших работ!



Мы поможем в написании ваших работ!


ЗНАЕТЕ ЛИ ВЫ?

Программируемые делители частоты



Делитель частоты - это цифровая cxема, выполняющая деление числа входных импульсов или частоты их следования на заданный коэффициент деления Кд. В принципе любой сметчик является делителем частоты входных импульсов на число, равное егомодулю счета К. Таким образом с помощью счетчика с программируемым модулем счета можно осуществлять деление частоты входных импульсов f в xна любое целое число. Поэтому большинство делителей построено на основе двоичных счетчиков. При этом в отличие от счетчиков делители частоты имеют один выход, на котором формируется выходная последовательность импульсов с частотойf вых.


             Где

 Делители частоты с программируемым коэффициентом деления выпускаются в виде отдельных интегральных микросхем (см. таблицу 10.13), либо их строят на основе обычных счетчиков, работающих совместно с комбинационной логикой управляющей их модулем счета.

 

                                                                                                                                       Таблица 10.13

 

 

 

 

 

 

ТипИМС

Параметры

Примечания

кд f ex.max , (МГц) РП, (мВт) ЕП, (В)
К155ИЕ8 64/63...64 15 600 5 Делитель с дробным коэффициентом Кд
КБ555ИЕ2-4 К555КЕ2 2...10 10 75 5

Имеют встроенные

логические элементы

И

КБ555ИЕ?-2 К555ЙЕ5 2...16 7 75 5
ЭКФ561ИЕ8 К561ИЕ8 2...10 1,5 0,04 3-15

Имеют встроенный дешифратор состоя­ний          счетчика Джонсона и его R- вход

К564ИЕ8 2...10     3,-15
ЭКФ561ИБ9 К561ИЕ9 2...8 1 0,03 3,-15
К564ЙБ9 2...8 1 0,025 3.-15

63


 

 

КА561ИЕ15А(Б) К561ИЕ15Б 3...21327 1,5 (0,75) 0,05 3...15

К d =M(103•P 1 +102•P2 +101 •Р34)+Р5

К564ИЕ15В 3...21327 1,5 0,05 3...15
К561ИЕ19 ЭКФ561ИЕ19 2...10 1 0,05 3...15

Построены на основе счетчиков Джонсона

КР564ИЕ19В 2...10 3 0,05 3...15

Примечание: Параметры ƒв x . m ахи РПв таблице 10.13 для КМОП ИМС серий 561и 564приведены при ЕП = +5В.

При построении делителей частоты на основе счетчиков, как правило, применяют один из следующих методов:

• Метод задания опорного состояния, который основан на организации счета импульсов от исходногонулевого состояния счетчика N 0до заданного опорного его состояния N ОП. При этом

No п = Kd                              (10.51)

По достижении счетчиком заданного состояния N ОПформируется выходной сигнал делителя Fetmпроисходит сброс счетчика в состояние N 0  и цикл счета повторяется. При необходимости изменить значение коэффициента деления частоты Кдустанавливают соответствующий ему новый код опорного состояния N ОП, в результате чего происходит автоматическое изменение коэффициента Кддо необходимой величины.

• • Метод предустановки исходного состояниясчетчика N И . При реализации данного метода в счетчик загружают код числа N И, после чего счет входных импульсов выполняют от исходного состояния N И до переполнения счетчика. При этом

N И =2n- Kd                             (10.52)

Сигнал переполнения счетчика является выходным сигналом делителя частоты Fetlxи, одновременно с этим, сигналом разрешения загрузки кода N Ив счетчик. После выполнения загрузки кода N И цикл счета повторяется.

На рис. 10.26 (а), (б) приведены две структурные схемы делителей частоты, выполненных по методу задания опорного состояния.

64


Делитель частоты рис. 10.26(a) работает следующим образом. В исходном состоянии число N, зафиксированное в счетчике, равно нулю ( N = No = 0) . Входные импульсы поступают на тактовый вход счетчика с частотой f вх ,в результате чего каждый очередной импульс увеличивает число N на единицу. Информационные выходы  счетчика в схеме рис. 10.26(a) соединены с информационными входами 0, A 1 ,..., А k }цифрового компаратора. На другую группу информационных входов компаратора 0, B 1 ,..., BK }подают опорный цифровой код N ОП, соответствующий заданному коэффициенту Кдделителя частрты. Таким образом, компаратор ведет непрерывное сравнение цифровых кодов N и N ОП.

 


Рис. 10.26(a).   Программируемый   делитель  частоты,
построенный по       методу задания опорного состояния с помощью цифрового компаратора

 

 

65


 


Рис. 10.26(6). Программируемый делитель частоты, построенный по методу задания опорного состояния с помощью и дешифратора состояния (б)

По достижении равенства указанных кодов N = N ОПкомпаратор формирует на своем выходе F«единичный» сигнал ( F =1), который переключает RS -триггер в «1»- состояние, формируя на выходе FB ыхделителя частоты положительный фронт выходного импульса. Указанный сигнал FB ыхпо цепи обратной связи поступает также на R- вход счетчика и сбрасывает его в «0»- состояние, после чего на входах компаратора реализуется неравенство кодов Nи N ОП (N ≠ N ОП ) , а на его выходе Fформируется «0»- сигнал ( F = 0). Поэтому следующий входной импульс осуществляет сброс RSтриггера в «О»- состояние, завершая, таким образом, формирование выходного импульса делителя частоты, а счетчик начитает новый цикл отсчета входных импульсов и описанные выше процессы повторяются.

Из рассмотрения работы схемы рис. 10.26(a) следует, что выходной импульс делителя частоты формируется всякий раз в результате поступления на  вход счетчика числа импульсов, равного заданному

 

 

66

 


коэффициенту деления Кд,так как в соответствии с (10.51) Non = К d. Иными словами, в схеме рис. 10.26(a) выполняется деление частоты входных сигналов ƒв x в Кдраз.

В схеме рис. 10.26(б) задание опорного состояния N ОПреализуется с помощью дешифратора состояния и переключателя SA 1. При этом дешифратор может быть встроен в ИМС совместно со счетчиком. Такое построение ИМС имеет место, к примеру, в микросхемах делителей частоты на основе счетчиков Джонсона типа К561ИЕ8, К176ИЕ8, К564ИЕ8, К561ИЕ9, К564ИЕ9, ЭКФ561ИЕ8, ЭКФ56ИЕ9. Наличие в указанных схемах выхода переноса  позволяет соединять их каскадно для получения делителей частоты с большим значением коэффициента Кд.

Программирование величины Кдв схеме рис. 10.26(6) выполняют посредством коммутации выходов { Fo , F 1 ,..., F 2  дешифратора состояний с помощью переключателя SA 1. При этом сброс счетчика в «0»-состояние и начало нового цикла счета будет происходить всякий раз по достижении заданного опорного состояния N ОП, так как через формирователь импульсов выход Fjдешифратора по цепи обратной связи соединен с Rвходом счетчика (где j = N ОП). Импульс указанного формирователя является выходным импульсом делителя частоты.

На рис. 10.27 приведена структурная схема делителя частоты, построенного с использованием метода предустановки исходного состояния N И. В данной схеме предустановка исходного состояния осу­ществляется посредством параллельной загрузки в счетчик числа N И, определяющего его исходное состояние. Для этого двоичный код числа N Иподается заранее на входы { D 0 , D 1 ,..., D q }счетчика и загружается в него при подаче «единичного» сигнала на вход разрешения параллельной загрузки РЕ. В соответствии с реализуемым методом число N Иравно

N И = 2n - Kd

Сигнал РЕ, разрешающий запись числа N И, поступает по цепи обратной связи с выхода переноса счетчика CR. Во время заполнения счетчика «единицами» реализуются сигналы CR =1и РЕ=1, в результате чего число N И  загружается в счетчик и начинается новый цикл счета входных импульсов от исходного числа N Идо следующего переполнения счетчика. Импульс переноса является одновременно выходным импульсом схемы делителя частоты рис, 10.27.

 

67


 


Рис. 10.27. Делитель частоты, построенный по методу предустановки исходного состояния

На рис. 10.28(a), (б) приведено условное графическое обозначение и структурная схема интегральных микросхем программируемого делителя частоты К561ИЕ15Б; КА561ИЕ15А; КА561ИЕ15Б; К564ИЕ15В.

Программируемый делитель частоты данной разновидности может работать с коэффициентом деления Кдв пределах от Кд =3 до Кд =21327с дискретом, равным единице. При этом может быть реализован один из следующих режимов:

• Режим деления частоты;

•• Режим однократного счета.

При работе в режиме деления частоты на выходе ИМС F вых формируются импульсы с длительностью tи и частотой ƒвых. Где:

 


 

В режиме однократного счета после поступления на вход Смикросхемы запрограммированного числа импульсов Nна ее выходе формируется «единичный» сигнал, не меняющийся с приходом последующих счетных импульсов.

Программирование режима работы ИМС осуществляется подачей соответствующих сигналов управления на вход L. При L = 0реализуется режим деления частоты, а при L = 1-режим однократного счета.

68                            



 

 


 

 


 

69

 

Интегральная микросхема делителя частоты рис.10.28 содержит четыре счетные секции:

• Основная считывающая секция, которая состоит из подсекции модуля и счета остатка и подсекции счета тысяч;

• • Секция счета единиц;

• • • Секция счета десятков;

• • • • Секция счета сотен.

Каждая секция представляет собой четырехразрядный счетчик с предварительной установкой, работающий в режиме вычитания. Установка счетчиков осуществляется по входам J 1 , J 2 , ... , J 16 и К1 , К2, К3. Входы ИМС имеют следующее назначение:

J 1… J 4  - входы установки множителей P 1 и Р5;

J 5 ... J 8 - входы установки множителя Р4;

J 9 ... J 12 - входы установки множителя Р3;

J 13 ... J 16 - входы установки множителя Р2;

K 1 , К2, К3- входы формирования модуля М;

С- тактовый вход (для подачи счетных импульсов);

L - вход управления режимом работы (вход «защелка»).

Формирование коэффициента деления Кдсхемой делителя частоты описывается следующим математическим выражением:

Кд=М(10 3• Р 1 +102 •Р2 +10 1 • Р3 + P 4 ) + Р5        (10.54)

где коэффициенты М, Рг ... Р5определяются сигналами на входах предустановки J 1 , J 2 , ... , J 16 , K 1 , К2, К3. Взаимное соответствие входов ИМС и указанных коэффициентов выражения (10.54) показано на рис.10.28(а).

Таблица 10.14 определяет выбор входов ИМС и коэффициента деления микросхемы рис.10.28, а таблица 10.15 - его основные рабочие режимы.

Модуль Мможет принимать значения 2,4,5,8,10, которые устанавливаются сигналами на входах К 1 , К2, К3в соответствии с таблицей 10.14. В свою очередь значение модуля Мопределяет значение множителей P 1и Р5. Для установки значения P 1и Р5используется одна и та же группа входов J 1 , J 2 , J 3 , J 4, численные значения множителей на которых представляют в двоичном коде

70.


Таблица 10.14

 

 

Входы

формирования

модуля М

Подсекция модуля и счета остатка

Подсекция счета тысяч

Диапазон деления

К 1

К 2

К 3

M

P5

max

Входы

установ

ки P5 ,

Коэффи

циент

деления

P1

max

Входы

установки

P1

P2, P3, P4=0...9

P2, P3, P4=0...15

min max min max
1 1 .1 2 l J1 8 7 J2,J3, J 4 7 15999 3 17331
0 1 1 4 3 J1 , J 2 4 3 J3, J 4 3 J5999 3 18663
1 0 1 5 4 J1,J2, J3 2 1 J 4 3 9999 3 13329
0 0 1 8 7 J1, J 2 , J3 2 1 J4 3 15999 3 21327
X 1 0 10 9 J1, J2 , J3, J 4 1 0 ____ 3 9999 3 16659
X 0 0

Режим запрета и предварительной установки

Таблица 10.15

 

 

L M K1 Режим работы
0 10 0 Многократный счет (режим деления частоты) с К d =10000 независимо от состояния входов

0 0

1 1 1

10 2,4,5,8 10 1 X 0 Многократный счет (режим деления частоты) с К d, устанавливаемым входами J по табл. 10.14
10 2,4,5,8 1 X Режим деления однократного счета с Кд, устанавливаемым входами J по табл. 10.14

Какие именно входы участвуют в формировании значения P 1и P 5определяет таблица 10.14. К примеру, при М=5 значение P 1задается сигналом на входе J 4, а значение Р5 - сигналами на входах J 1 , J 2 , J 3. Значение каждого из множителей Р2 , Р3 и Р4определяется отдельной группой входов: { J 16 , J 15 , J 14 , J 13 }, { J 12 , J 11 , J 10 , J 9 } и { J 8 , J 7 , J 6 , Js } соответственно, то есть для каждого из них численное значение величины задается с помощью четырехразрядного двоичного кода. Необходимо подчеркнуть, что при формировании двоичных кодовых комбинаций сигналов, определяющих значение множителей P 12, Р34, Ps , входные

71


 

переменные J 1 с большим цифровым индексом в пределах своих групп являются старшими разрядами.

Программирование делителя частоты выполняется в следующем порядке:

• Определяют требуемое значение коэффициента деления Кд;

• По таблице 10.14 выбирают одно из значений модуля М, при котором может быть обеспечено заданное значение Кд;

• Выполняют деление Kd / M, определяют остаток Р5, а также
множитель Р) и распределяют между ними входы J 1 , J 2 , J 3 , J 4;

• С учетом полученных значений P 1и Р5определяют значения Р2 , Р3, Р4 обеспечивающие получение заданного значения К d ;

• Устанавливают двоичные цифровые коды для P 12, Рз ,Р4 , P 5и подают их на соответствующие входы установки ИМС делителя.

Примечание: Если для реализации заданной величины Кдимеется возможность использования нескольких значений модуля М, то задача определения P 12, Р34 , P 5может иметь несколько решений.

72                           


          10.10.Примеры с решениями

Пример 1. Определите тип счетчика, граф состояний которого приве­ден на рис. 10.29, и запишите кодовую комбинацию, после реализации ко­торой на выходах счетчика происходит его переключение в исходное со­стояние 0000 при работе в режиме суммирования и вычитания соответст­венно.

Рис 10.29

Решение

1.Анализ графа состояний рис.10.29 показывает, что он соответствует двоичному счетчику, модуль которого равен 12. Это вытека-

73

 

Рис.а


 

ет из того, что граф рис. 10.29 имеет 12 узлов, отображающих 12 состояний счетчика, переходы между которыми возможны как в сторону последова­тельного увеличения величины цифрового кода (операция суммирования), так и в сторону его последовательного уменьшения (операция вычитания).

2.Переключение счетчика с модулем 12 в исходное состояние 0000 при его работе в режиме суммирования происходит следующим образом. После записи в счетчике двоичного числа 1011, соответствующего деся­тичному числу одиннадцать, поступление следующего счетного импульса приводит счетчик к кратковременному переключению в состояние 1100 (число 1210) и последующему его переключению в исходное состояние. В режиме вычитания после регистрации в счетчике числа 0001, поступление следующего счетного импульса переводит счетчик в исходное состояние 0000.

Пример 2. Используя триггеры типа КР1554ТВ15 постройте счетчик, реализующий граф состояний, приведенный на рис.10.30(a).

Рис. 10.30(a)

 

74

 

 

Решение

                 Счетчик, соответствующий условиям примера, приведен на рис.10.30(б).


DD 3.1

                                                                                                    

                                                        DD 1, DD 2 - КР1554 ТВ15

 =

                                                        DD 3.1 - КР1554 ЛА4

                                     Рис. 10.30(б)

Задания к примеру 2 (Для самостоятельного решения).

• Объясните, с какой целью в JK-триггерах DD 1.1, DD 1.2 и DD 2.1

схемы рис.10.30(б) на входы J и  подан постоянный "единичный" сигнал, а на их входы  - "нулевой" сигнал.

•• Какие цепи схемы рис. 10.30(б) определяют величину модуля К счетчика и чему равен модуль К в данной схеме?

••• Какой логический элемент должен заменить элемент DD 3.1 в схе­ме рис. 10.30(б), если его выход оставить подключенным к тем же самым цепям счетчика, что и выход элемента DD 3.1, а на его входы подать сигна­лы 2 , 1, 0? Модуль счетчика  К при этом должен остаться прежним.

 

                                                                                                                                        75


Пример 3. Нарисуйте условные графические обозначения и графы со­стояний (переходов) счетчиков:

а)  КР 1533 ИЕ 12

б)  КР 1533 ИЕ 18

в)   КР 1554 ИЕ 7

 

                                                                     

Решение

1.Условное графическое обозначение счетчиков по п.п. (а), (б), (в) приведено соответственно на рис. 10.31 (а), (б), (в).

 


                                            



2.Графы состояний рассматриваемых счетчиков представлены на сле­дующих рисунках:

а) Для счетчика типа КР1533 ИЕ12 - на рис. 10.5;

б) Для счетчика типа КР 1533 ИЕ 18 - на рис. 10.2;

в) Для счетчика типа КР 1554 ИЕ 7 - на рис. 10.4.

Пример 4. На основе ИМС типа КР 1533 ИЕ 7 постройте восьмираз­рядный двоичный реверсивный счетчик.

Решение.

1. Построение восьмиразрядного реверсивного двоичного счетчика представлено на рис. 10.32. При этом использовано каскадное соединение двух микросхем КР 1533 ИЕ 7.

Рис. 10.32

2. В схеме рис 10.32 младшим разрядом данных является разряд DO, a старшим - разряд D 7. Аналогично этому на выходах счетчика формируется число, младшим разрядом которого является разряд QO, а старшим - разряд Q 7.

Пример 5. Выполните построение восьмиразрядного двоичного реверсивного счетчика на основе ИМС типа КР 1533 ИЕ 13. Объясните причины, по которым каскадное соединение счетчиков в данном примере и в редыдущем примере 4 реализуется по разному.

                                      Решение.

1. Проектируемая схема счетчика приведена на рис. 10.33.

77


 

2. Различие в выполнении схем каскадного соединения счетчиков в примерах 4 и 5 соответственно обусловлено тем, что в счетчиках типа КР 1533 ИЕ 7 (пример 4) и КР 1533 ИЕ 13 (пример 5) реализованы различные принципы управления направлением счета и различные принципы формирования сигналов переноса. Действительно в первом случае (ИМС типа КР 1533 ИЕ 7) сигналы суммирования (+1) и вычитания (-1) поступают на раздельные тактовые входы счетчика и в соответствии с этим также  на раздельных выходах формируются сигналы переноса суммирования ( )и вычитания ( ). Во втором случае (ИМС типа КР 1533 ИЕ 13) счетные сигналы поступают на единственный тактовый вход CLK, а направление счета определяется значением логического сигнала на входе ( D / )выбора направления счета. При этом сигналы переноса суммирования и вычитания формируются на одном выходе (MAX/MIN).

 


 

                                                                                           Рис. 10.33.

Пример 6. Используя КМОП интегральные микросхемы счетчиков, содержащих раздельные тактовые входы счета на увеличение CUи на уменьшение CD, постройте реверсивный 16 - разрядный двоичный счетчик числа импульсов. При организации электрической схемы счетчика должно быть учтено следующее:

• В процессе эксплуатации счетчика параллельная загрузка данных не предусматривается;

• Между ИМС счетчиков, входящих в проектируемую схему, должен быть реализован последовательный перенос.

                                                                                        

                                                                                             78

 


 

                                                                                     Решение.

1. Для построения проектируемого счетчика применим четыре КМОП ИМС четырехразрядных двоичных реверсивных счетчиков типа КР1554ИЕ7. Указанные КМОП ИМС объединяем в схеме 4-х каскадного реверсивного двоичного счетчика с последовательным переносом. Для этого выходы ИМС прямого  и обратного переноса соединяем с тактовыми выходами CUи CDв соответствии с блок схемой рис. 10.10. При этом каждая ИМС представляет отдельный четырехразрядный каскад заданного 16 - разрядного счетчика.

 

 


2.Так как по условиям задачи параллельная загрузка счетчика не выполняется, объединяем в параллель его информационные D-

 

                                                                                        79              


 

 

входы предварительной установки и входы стробирования предварительной записи  и подключаем их к шине питания +5В.

3. Электрическая схема проектируемого 16-разрядного реверсивного счетчика с последовательным переносом показана на рис. 10.34. Для построения данной схемы применены следующие ИМС:

DD1, DD2, DD3, DD4 - КР1554ИЕ7.

Пример 7. Постройте 16-разрядный каскадный реверсивный двоичный  счетчик с параллельным перенесом на основе ИМС КР1554ИЕ7. Рассчитайте  его время задержки распространения сигналов при включении и выключении. Сравните полученные результаты с аналогичными результатами,  которые могут быть получены при следующих вариантах построения счетчика:

16-разрядный каскадный счетчик с последовательным переносом основе ИМС КР1554ИЕ7

 •• 16-разрядный каскадный счетчик с параллельным переносом на основе ИМС КР1533ИЕ7

••• 16-разрядный каскадный счетчик с последовательным переносом основе ИМС КР1533ИЕ7

При построении счетчика предусмотрите возможность параллельной загрузки в него числа 63999.

                                Решение

1. Проектируемый каскадный счетчик с параллельным переносом строим в соответствии с блок-схемой рис.10.11. Электрическая схема разрабатываемого счетчика приведена на рис. 10.35. В цепях параллельного переноса данного счетчика использованы логические элементы ИЛИ  типа КР1554ЛЛ1 (DD5, DD6).

2. Время задержки распространения сигналов при включении  и при выключении  для спроектированного счетчика с параллельным переносом на основе ИМС КР1554ИЕ7  равно:

= t wx:val="Cambria Math"/><w:b/><w:i/><w:spacing w:val="-3"/><w:sz w:val="22"/><w:sz-cs w:val="22"/></w:rPr><m:t>0,1</m:t></m:r></m:sup></m:sSubSup></m:oMath></m:oMathPara></w:p><w:sectPr wsp:rsidR="00000000"><w:pgSz w:w="12240" w:h="15840"/><w:pgMar w:top="1134" w:right="850" w:bottom="1134" w:left="1701" w:header="720" w:footer="720" w:gutter="0"/><w:cols w:space="720"/></w:sectPr></w:body></w:wordDocument>">  +Тл = 13,5+8,0 = 21,5 нс

= + Тл= 17,0+8,0 = 25 нс

80


где t wx:val="Cambria Math"/><w:b/><w:i/><w:spacing w:val="-6"/><w:sz w:val="22"/><w:sz-cs w:val="22"/></w:rPr><m:t>0,1</m:t></m:r></m:sup></m:sSubSup></m:oMath></m:oMathPara></w:p><w:sectPr wsp:rsidR="00000000"><w:pgSz w:w="12240" w:h="15840"/><w:pgMar w:top="1134" w:right="850" w:bottom="1134" w:left="1701" w:header="720" w:footer="720" w:gutter="0"/><w:cols w:space="720"/></w:sectPr></w:body></w:wordDocument>">  ,t wx:val="Cambria Math"/><w:b/><w:i/><w:spacing w:val="-6"/><w:sz w:val="22"/><w:sz-cs w:val="22"/></w:rPr><m:t>1,0</m:t></m:r></m:sup></m:sSubSup></m:oMath></m:oMathPara></w:p><w:sectPr wsp:rsidR="00000000"><w:pgSz w:w="12240" w:h="15840"/><w:pgMar w:top="1134" w:right="850" w:bottom="1134" w:left="1701" w:header="720" w:footer="720" w:gutter="0"/><w:cols w:space="720"/></w:sectPr></w:body></w:wordDocument>">    - время задержки распространения сигналов в ИМС

КР1554ИЕ7; Тл - среднее время задержки распространения сигналов для логического элемента ИЛИ типа КР1554ЛЛ1.

3. Для остальных вариантов построения счетчиков имеем:

• Последовательный перенос, ИМС КР1554ИЕ7

=4· =4·13,5 = 54 нс

   = 4· =4·17,0 = 68 нс

 

Рис. 10.35

81


•• Параллельный перенос, ИМС КР1533ИЕ7 и КР1533ЛЛ4

                    =  +Тл =16,0+7,0 = 23 нс

                            = t wx:val="Cambria Math"/><w:b/><w:i/><w:spacing w:val="-6"/><w:sz w:val="22"/><w:sz-cs w:val="22"/></w:rPr><m:t>1,0</m:t></m:r></m:sup></m:sSubSup></m:oMath></m:oMathPara></w:p><w:sectPr wsp:rsidR="00000000"><w:pgSz w:w="12240" w:h="15840"/><w:pgMar w:top="1134" w:right="850" w:bottom="1134" w:left="1701" w:header="720" w:footer="720" w:gutter="0"/><w:cols w:space="720"/></w:sectPr></w:body></w:wordDocument>">  +Тл =18,0+12,0 = 30 нс

••• Последовательный перенос, ИМС КР1533ИЕ7

                    =4· =4·16,0 = 64 нс

                       =4· = 4·18,0= 72 нс

4. Результаты расчета времени задержки распространения сигналов в 16-разрядных каскадных реверсивных счетчиках при различных вариантах их построения приведены в таблице.


 

Анализ данной таблицы показывает, что быстродействие каскадного счетчика зависит от типа переноса, реализуемого в схеме, и от быстродействия ИМС, выбранных для построения счетчика.

 

5. В соответствии с условиями задачи при параллельной загрузке в счетчик должно вводится число 63999, которое в двоичном коде представляется следующим образом:

                           1111 1001 1111 1111

 Поэтому в проектируемой схеме на информационные D-входы предустановки интегральных микросхем DD1, DD2, и DD4 поданы «единичные» сигналы, а на D-входы ИМС DD3 - кодовая комбинация {1001}.

82

 


Пример 8. Частота счетных сигналов ƒвх в  схеме рис. 10.35  равна 153.7 кГц. Определите:

• Частоту сигналов ƒ u на выходе переноса  ИМС DD4 в режиме прямого счета и частоту сигналов fDна ее выходе переноса  в режиме обратного счета для случая, когда всякий раз в момент переполнения счетчика реализуется автоматически параллельная загрузка в него числа NX ={1111 1001 1111 1111}.

• Частоту указанных сигналов fU  и  fDв случае, когда счетчик работает в режиме естественного двоичного счета без использования режима загрузки в него числа Nx

Решение.


1. В режиме естественного двоичного счета без параллельной загрузки счетчик имеет модуль счета K кравный:

При этом:

2. При загрузке в счетчик числа Nx его модуль счета в режиме прямого счета Ксравен:

Кс = Кк - Nx = 65536 - 63999 = 1537

Соответственно частота сигналов ƒ Uв этом режиме имеет следующую величину.


3. Модуль счета Кв счетчика при загрузке в него числа Nx равен:

Следовательно,

 


 

 

83



Читайте также:





Последнее изменение этой страницы: 2021-04-05; Нарушение авторского права страницы; Мы поможем в написании вашей работы!

infopedia.su Все материалы представленные на сайте исключительно с целью ознакомления читателями и не преследуют коммерческих целей или нарушение авторских прав. Обратная связь - 3.229.142.104 (0.046 с.)