Организация блока обработки данных

Предварительные замечания по организации блока обработки данных были сделаны ранее. Рассмотрим этот вопрос более детально. Микропроцессорная секция 1804 ВС2 предназначена для выполнения операций сложения (вычитания). Умножитель 1802 ВР3 выполняет операции умножения. Прочие элементы необходимы для организации ввода-вывода данных. Рассмотрим элементы, входящие в блок.

Микропроцессорная секция.

МПС 1804 ВС2 - модифицированный вариант 1804 ВС1. В отличие от предыдущей модификации она имеет расширенный набор команд, в том числе специальные операции, большие возможности по обмену данными, возможность фиксации МПС в МП системе.

Секция 1804 ВС2 содержит 16 внутренних регистров с двухступенчатой системой выборки. Имеется возможность расширить их число путем подключения внешнего блока двух пороговой регистровой памяти. Секция имеет 3 шины данных, две из которых (ДВ и U) - двунаправленные. См. Рис.

Быстродействующая АЛУ обеспечивает вычисление 7 арифметических и 9 логических операций, которые передаются разрядами I1. In. АЛУ выполняет специальные команды. Наличие на выходе АЛУ сдвигателя позволяет передать результат без сдвига или со сдвигом вправо или влево на 1 разряд. При этом обеспечивается логический или арифметический сдвиг. Поскольку при логическом сдвиге сдвигаются все разряды, а при арифметическом все, кроме старшего разряда старшей микросхемы, необходимо заранее программировать местоположение МПС в системе. При подаче соответствующего кода на входы LSS и W/MSS задается положение данной секции. При выполнении 16 базовых функций АЛУ операция сдвига задается разрядами микрокоманды I5. I8.

В состав МПС входит также блок регистра Q, состоящий из самого регистра Q и сдвигателя регистра Q. Сдвигатель выполняет логический сдвиг содержимого регистра (Рг) Q на 1 разряд влево или вправо или выдает информацию без сдвига с выхода АЛУ или с выхода Рг Q не сдвинутой. Сдвигатель позволяет производить сдвиг чисел двойной длины.

Умножитель.

Умножитель 8р х 8р =16р представляет собой комбинационное устройство для перемножения 8-разрядных операндов. Каждый из операндов может быть или кодом или числом со знаком. В последнем случае такой операнд представляется дополнительным кодом. На выходе умножителя вырабатывается произведение двойной длины - 16 разрядов, которое может быть округлено до 8 разрядов. Наличие в регистрах сомножителей произведения и управление “прозрачностью” последнего позволяют более гибко использовать умножители в конвейерной системе. Применение на выходе умножителя буферной схемы позволяет объединить выходы нескольких микросхем. Рис.

Организация обмена в блоке обмена данных (БОД).

Большое влияние на быстродействие всей системы оказывает организация обмена между элементами БОД. Организация обмена определяется, прежде всего особенностями МПС.

МПС 1804ВС2 имеет одну входную шину А и двунаправленные шины В и Y. Для ввода информации в АЛУ более удобно использовать шины А и В, для вывода-Y. Для ввода информации в блок внутренней памяти (БВП) удобна шина Y, для вывода из БВП - шина В.

Таким образом, входные величины следует подавать на шины А иВ, снимать с В и Y. Все элементы при работе на общую шину должны иметь высокое выходное сопротивление, в противном случае в точке объединения создается логическая неопределенность. Кроме того, возможен выход микросхемы из строя из-за длительного протекания сквозных токов. Высоким выходным сопротивлением обладают элементы, содержащие на выходе мощные вентили с тремя состояниями, способные работать на большую емкостную нагрузку. Такие вентили, кроме состояний “0” и “1”, имеют третье состояние, в котором схема характеризуется выходным сопротивлением. Таким образом, возникает необходимость в применении входных и выходных регистров с третьим состоянием при работе на общую шину совместно с элементами, имеющими высокое выходное сопротивление.

Алгоритм вычислений для выбранного комплекта цифровых элементов.

 

 

Нами предагается устройство цифрового коррелятора работающего согласно алгоритму №I. На вход цифрового коррелятора поступают сигналы от основной U_o (t) и дополнительных U₁ (t) антенн.

Поступающие сигналы U_o (t) и U₁ (t) поступают на АЦП, для преобразования в цифровую форму. Сигнал U₁ в цифровом виде поступает на перемножитель выходного сигнала с U₁. Затем этот сигнал поступает на сумматор (интегратор в цифровой форме). После проведения операции интегрирования сигнал поступает на перемножитель U₀ с (U_вых × U₁). Затем этот сигнал поступает на сумматор, где суммируется с U₀.